(ISE使用流)逻辑设计实验.docVIP

实验一 ISE工具的使用流程--拨码开关控制LED实验 1.1 实验目的 1.学会ISE的基本开发流程和常用功能的使用，本实验直接使用新建一个拨码开关控制led 实验来作为设计文件，通过ise 综合、映射、布局布线后，生成FPGA位流配置文件，通过JTAG口对开发板上FPGA进行配置。 2学会最基本拨码开关和led 工作原理。 1.2 实验原理 实验开发板的拨码开关向上拨动时处于低电平，向下处于高电平，用此来控制LED灯。 LED灯的的一端已经接高电平，另一端接FPGA的IO口，因此当IO输出低电平是便可点亮LED灯，否则LED为暗。 按键默认为高电平，按键按下时接地为低电平来检测按键的按下的复位信号。 1.3 实验步骤 打开ISE应用程序，进入图形化界面 图表 1 点击File－New project,在弹出的对话框中设定工程和工程路径，用HDL源码,NEXT 图表 2 选定器件和封装，点击NEXT. 图表 3 在工程中创建源文件，选择New Source.,选中Verilog Module,输入源文件名称 图表 4 可在弹出的对话框中输入信号的输入输出定义，也可暂时不定义 图表 5 6.点击下一步，点击finish,然后自动回到 creat a new source 对话框，点击下一步，再击下一步，然后点击finish 。 图表 6 点击设计的源文件，然后整个界面如图所示 图表 7 将鼠标置于输入输出的下方，点击工具栏中的，然后进入各子目录选择如下，这是一个快捷操作模板。右键use in file,可在源文件中看到已经添加相应的模板，然后修改一些端口、添加内容完善整个工程设计。 图表 8 写源文件的代码如下 module key_led(clk, key, reset_n, led); input clk; input key; input reset_n; output led; reg led; // Usage of asynchronous resets may negatively impact FPGA resources // and timing. In general faster and smaller FPGA designs will // result from not using asynchronous resets. Please refer to // the Synthesis and Simulation Design Guide for more information. always @(posedge clk or negedge reset_n) if (!reset_n) begin led = 1; end else begin if(key==0) led =0; else led =1; end endmodule 可用design Utilities点击create schematic symbol下观看所生成的原理图来分析电路的性能。 添加约束文件，source for 选择在 synthesis….，选中源文件，右键new source,选择如图所示，输入文件名，点击next，然后finish.可以看到已经添加到工程中。 图表9 添加测试文件，在source for 选择在behavioral….,new source,然后选择Verilog test fixture,建立测试文件。Next,选择关联key_led,点击完成 图表 10 11.编写测试文件代码如下：选中测试文件，在processes中的modelsim simulator 中的下拉菜单中双击simulate….这样就可以仿真了。（注意在仿真之前要进行xilinx library库的编辑，方法见附录1） module key_led_tb_v; // Inputs reg clk; reg key; reg reset_n; // Outputs wire led; // Instantiate the Unit Under Test (UUT) key_led uut ( .clk(clk), .key(key), .reset_n(reset_n), .led(led) ); always #5 clk=~clk; initial begin // Initialize Inputs clk = 0; key = 1;