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4路E1反向复用FPGA设计方案 目 录1 4路E1反向复用FPGA设计方案 5 1 系统工作特点 5 2 检测和建链、拆链 5 2.1 寄存器定义 5 2.2 检测和建链过程： 7 2.3 拆链、重新建链和带宽自动调整 10 2.4 信令定义 11 2.5 复帧和宏帧 12 2.5.1 复帧的收发与同步 12 2.5.2 宏帧的收发与同步 13 3 发送模块和接受模块工作流程 15 4 系统组成功能框图 20 5 CPU接口 21 5.1 功能 21 5.2 寄存器 21 5.2.1 配置寄存器 REG_CONFIG 22 5.2.2 状态寄存器 23 5.3 CPU模块功能框图 30 5.4 CPU接口工作特点 31 5.4.1 CPU中断响应 31 5.4.2 CPU对芯片复位 31 6 各模块接口信号 32 6.1 IM发送模块接口信号 32 6.2 信令插入和4E1成帧模块接口信号 34 6.3 HDB3编码模块接口信号 36 6.4 E1环回处理模块接口信号 37 6.5 HDB3解码模块接口信号 38 6.6 4E1解帧和信令提起模块接口信号 39 6.7 IM接受模块接口信号 41 6.8 系统控制模块接口信号 46 6.9 发送状态机接口信号 48 6.10 接受状态机接口信号 49 6.11 时钟模块接口信号 51 6.12 CPU接口模块接口信号 5