Subc的全定设计-实验报告.docVIP

《VLSI设计》全定制设计实验报告 Subc的全定制设计 姓名： 殷富有 学号： GS1座机电话号码 国防科技大学计算机学院 2013年6月3日 1.功能与结构设计 1.1、SUBC的功能 Description:subtract src2 from src1.If result is greater than or equal to zero,left shift result and add 1 to it.Place the result in dst.This step is commonly used in division. Execution:if cond if src1-src2 0 src1-src2 1 +1 →dst else src1 1 →dst else nop Example: 图1.0 subc指令运算实例 1.2、总体设计结构 图1.1 subc结构图 图1.2 Frame of Top of Subc SUBC指令的实现需要用到加法器和数据选择器，通过两个操作数相加得到的最高位判断选择哪个数据，若 src1-src2 的最高位为0，则选 src1-src2 的低31位连接到dst[31:1], src1-src2 的最高位取反连接到dst[0]；否则，选src1的低31位连接到dst[31:1], src1-src2 的最高位取反连接到dst[0]，这样可以巧妙的隐含了移位、加1操作。当cond为1时执行操作，否则，执行空操作。 2. 电路图设计 2.1、32加法器设计 2.1.1、加法器设计原理 设一个n位的加法器的第i位输入为ai、bi、ci，输出si和ci+1，其中ci是低位来的进位，ci+1（i n-1，n-2，…，1，0）是向高位的进位，c0是整个加法器的进位输入，而cn是整个加法器的进位输出。则 si ai⊕bi⊕ci 式 2-1 ci+1 ai· bi + ci·（ai⊕bi） 式（2-2） 令： gi ai· bi 式 2-3 pi ai⊕bi 式 2-4 则： ci+1 gi + ci·pi 式 2-5 只要ai· bi 1，就会产生向i+1位的进位，称g为进位产生函数；同样，只要ai⊕bi 1，就会把ci传递到i+1位，所以称p为进位传递函数。把式 3-5 展开得到： ci+1 gi+ pi gi-1+ pi pi-1 gi-2+…+ pi pi-1… p1g0+ pi pi-1… p0c0式 2-6 随着位数的增加式 3-6 会加长，但总是保持三个逻辑级的深度，因此形成进位的延迟是与位数无关的常数。一旦进位 c1- cn-1 算出以后，和也就可由式 3-1 得出。由于初次画版图，为了使版图结构相对简单一点，本设计采用的串行进位加法器。 2.1.2 32位加法器结构 图2.0 32位加法器结构图 1 1Bits 加法器原理图 图2.1 1位加法器原理图 2 4bits 加法器原理图 图2.2 4位加法器原理图 3 32bits 加法器原理图 图2.3 32位加法器原理图 2.2、选择器电路 2.2.1选择器设计原理 数据选择器是指经过选择，把多个通道的数据传送到唯一的公共数据通道上去，实现数据选择功能的逻辑电路称为数据选择器。它的作用相当于多个输入的单刀多掷开关，其示意图如下： 图2.4 n位通道选择信号 2.2.2选择器原理图 1 1bit 二选一选择器 图2.5 1bit二选一数据选择器 2 32bits 二选一选择器 图2.6 32bits二选一数据选择器 2.2.3基本门电路 1 2输入或门原理图 图2.7 or2原理图 2 2输入异或门原理图 图2.8 xor原理图 3 2输入与门原理图 图2.9 and2原理图 4 反相器原理图 图2.10 inv原理图 3. 功能验证 3.1、验证流程 图3.1 验证流程 3.2、功能模型提取的流程 验证模型一般有两种方法：第一个是从schematic导出CDL网表，建立一个verilog模型，用nanosim做对比验证；第二个是直接从schematic导出verilog级代码，然后编写testbench用Nc_verilog对.v文件进行验证，本实验采用第二种方法。 下面以inv的.v文件为例介绍提取文件的流程： 打开schematic选择tool下的simulation如下图 图3.2 文件提取-step1 选中NC-Verilog弹出下图窗口 图3.3 文件提取-step2 先后按图标和后在右上角显示网表提取成功。 然后在终端切换到sch目录下ls查看多了inv_run1文件，运行命令move.sh inv再ls查看sc