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电子技术课程设计报告 题 目： 数字时钟的设计 专 业： 应用电子技术 班 级： 电子0-1 学 号： 01 该方案的优点是模块内部简单，基本不需要额外的电路，但缺点也很明显，该方案结构不清晰，模块间关系混乱，模块外还需使用较多门电路，不利于功能扩充，且使用了异步电路，计数在59的时候，高一级马上进位，故本次设计不采用此方案。 方案二、采用同步电路，总线结构 时钟信号分别加到各个模块，各个模块功能相对独立，框图如下： 该方案用总线结构，主要功能集中在模块内部，模块功能较为独立，模块间连线简单，易于扩展，本次设计采用此方案。 综上所述，本次设计采用方案二。秒计数和分计数为60进制，时计数为24进制，为了简化设计，秒和分计数采用同一单元。控制模块有两部分，一为实现调整切换，二为实现显示切换。现对本方案中的各个主要功能模块的接口定义如下： 60进制模块（电路图中模块名称为60count，下同。） 实现同步60进制计数，可调整 电源 5v 时钟信号输入 接1Hz的信号源 进位输入 接秒的进位信号，实现秒功能时，接低电平。 进位输出 秒模块接分模块，分模块接时模块 显示输出 接到显示总线，能闪烁 闹钟比较信号输出 接到闹钟，秒模块悬空 整点报时信号输出 接到响铃，实现3短1长响铃 调整使能端 入0有效，有效时，显示信号输出，同时屏蔽进位输入和进位输出，允许调整信号输入。 显示使能端 入0有效 调整信号输入 24进制模块（24count） 实现同步24进制计数，可调整 电源，时钟信号 同上 进位输入 接分的进位信号 进位输出 秒模块接分模块，分模块接时模块 显示输出 同上 闹钟比较信号输出 接到闹钟 调整使能端，显示使能端，调整信号输入 同上 闹钟模块（60clock，24clock） 实现可与时钟比较，并输出闹铃信号，可调整 电源，时钟信号 同上 闹钟比较信号输入 秒模块接分模块，分模块接时模块 显示输出 同上 闹铃输出 接到蜂鸣器 调整使能端，显示使能端，调整信号输入 同上 控制模块（fun，func） 管理总线资源，对各个模块输出控制信号 电源 5v VCC 调整切换信号 接各个需要调整的模块 调整信号 接到各个需要调整的模块 显示切换信号 接到各个需要共享显示总线的模块 控制信号输出 接到各个模块，有且只能有1个为0 至此，本阶段就结束了。在上面的接口定义中，也可以发现，各个模块的独立性是很强的，这样的结构使得以后的扩展很容易。 详细设计 在上一阶段进行总体设计完成后，现在就可以分开独立的完成各个功能模块了。本阶段主要问题在于计数器的设计，计数部分需要24进制和60进制计数器，控制部分需要循环计数器。由于标准集成计数器没有所需进制，需要编程实现。 首先，需要选择使用集成芯片，总体思路是在满足所需功能前提下，能是电路尽可能简单。有以下方案： 采用74160 该芯片管脚及功能表如图所示：74160为异步复位，同步置数，ENP，ENT同时为一时才可以计时，其中之一为高电平时，则保持。RCO产生进位信号。74160相对于其他芯片来说，功能较少，使用简单，但是也因功能简单导致在实现数字钟的某些特定功能时需要加入比较多的附加电路。如74160没有减计数的功能，须寻求其他方法来解决，设计较复杂。，由于不准备设计减计数，在功能能满足要求的前提下，该芯片使用简单，适合此次设计。 采用74190 芯片管脚图及真值表如图所示：可知，74190上升沿触发，由U/D’控制加减计数，有异步置数段ＬＯＡＤ，没有复位端，ＲＣＯ输出低电平的进位或借位信号，ＭＡＸ／ＭＩＮ在为９或０时输出高电平，ＣＴＥＮ高电平时保持。74190的功能相当强，但也因此使用复杂，不利于电路的简化，且该芯片没有复位端，不利于某些功能的实现。由于本次设计不使用加减计数，该芯片有较多多余功能，不采用。 采用74192 管脚图和真值表如图所示：可知，74192上升沿触发，由ＵＰ，ＤＯＷＮ两管脚控制加减计数，有异步置数端ＬＯＡＲ和异步复位端ＣＬＲ，ＢＯ’和ＣＯ’分别输出高电平表示加进位和减进位。74192功能可以完成本次设计目标，但如果不设计减计数的话则有许多多余管脚，使用复杂，基于简单原则，本设计不采用。 综上所述，本次设计采用74160作为主要芯片。 本次设计还要使用循环计数器，采用74160与74138构成。 74138的管脚图和真值表如图：输出信号中只有一条为低电 平，其余为高电平，与74160组合使用后，可产生满足要求的控制信