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EDA课程设计报告 课程：EDA技术实用教程 学院：电子与信息工程学院 班级： 姓名： 学号： 教师： 完成日期：2013.01.02 目录 实验一、3-8译码器的仿真 5 实验二、2选一多路选择器 8 实验三、十进制计数器 10 实验四、四选一多路选择器 14 实验五、ADC0809采样状态机 20 实验六列检测 23 实验七、两个8位乘8位的有符号数乘法器 25 实验八、全加器 27 实验九、LPM_COUNTER计数模块 29 实验十、LPM_COUNTER计数模块例化 31 实验十一、LPM随机存储器的设置和调用 33 实验十二、LPM_ROM的定制和使 36 实验十三、FIFO定制 38 实验十四、LPM嵌入式锁相环调用 39 实验十五、NCO核数控振荡器使用方法 40 实验十六、使用 IP CORE设计FIR滤波器 42 实验十七、数字时钟 43 实验十八、交通灯 47 实验一、3-8译码器的仿真 一：实验名称：3-8译码器仿真 二：实验要求：熟悉对max+plusⅡ10.0的使用，并且能简单的使用进行3-8译码器的仿真和论证。 三：实验步骤： 1：使用max+plusⅡ10.0软件，设计3-8译码器的实验原理图如下所示： 图1 实验原理图 2：波形的仿真与分析 启动max+plusⅡ10.0\Waveform editor菜单，进入波形编辑窗口，选择欲仿真的所有I\O管脚。如下图所示： 图3 添加激励后的波形 打开max+plusⅡ10.0\Simulator菜单，确定仿真时间，单击Start开始仿真，如下图所示： 图4 仿真过程 图5 仿真结果 四：实验结论：使用max+plusⅡ10.0能很好的完成很多电路的仿真与工作。 实验二、2选一多路选择器 一、原理图设计输入法 图一 2选1多路选择器结构体 图二 电路编译结果 图三 波形仿真 由波形图可知： 当a、b两个输入口分别输入不同频率信号时，针对选通控制端s上所加的不同电平，输出端y将有对应不同信号输出。例如当s为低电平时，y口输出了来自a端的较高频率的时钟信号；反之，即当s为高电平时，y口输出了来自b端的较低频率的时钟信号。 二、文本设计输入（VHDL）法 图四 2选1多路选择器（VHDL） 图五 2选1多路选择器（VHDL）波形图 图六 2选1多路选择器（VHDL）引脚分布图 实验三、十进制计数器 一、VHDL程序 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_UNSIGNED.all; entity CNT10 is port CLK,RST,EN,LOAD: IN STD_LOGIC; DATA: IN STD_LOGIC_VECTOR 3 DOwNTO 0 ; DOUT: out std_logic_vector 3 DOWNTO 0 ; COUT: OUT STD_LOGIC ; ENd entity CNT10; ARCHITECTURE behav of CNT10 IS BEGIN PROCESS CLK,RST,EN,LOAD variable Q: STD_LOGIC_VECTOR 3 DOWNTO 0 ; BEGIN IF RST 0 THEN Q: OTHERS 0 ; ELSIF CLK EVENT AND CLK 1 THEN IF EN 1 THEN IF LOAD 0 THEN Q: DATA; ELSE IF Q 9 THEN Q: Q+1; ELSE Q: OTHERS 0 ; END IF; END IF; END IF; END IF; IF Q 1001 THEN COUT 1; else COUT 0; END IF; DOUT Q; END PROCESS; END behav; 它是一个带有异步复位和同步加载功能的十进制加法计数器。 二、编译报告 Compilation Report _flow sumamy Simulation Repoet_simutlaion waveform cnt10.vwf 由图可知，（1）当计数使能EN为高电平时允许计数；RST低电平时计数器被清零。（2）由于LOAD是同步加载控制信号，其第一个负脉冲恰好在CLK的上升沿处，故将5加载于计数到9，出现了第一个进位脉冲。由于LOAD第二个负脉冲未在CLK上升沿处，故没有发生加载操作，而第3、4个负脉冲都出现了加载操作；（3）当计数器每次计到9时，输出为高电平，而且计数器又从0开始重新计数 三、RTL图 四、symbol cnt10.bdf 实验四、四选一多路选择器 一、用IF_THEN语句