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--1、在CLK时钟产生问题上，如果仿真则需要将分频搞小，否则没法看波形。 --2、由于设计都是按照同步电路方式的，则CLK信号最好在定义时，给个初值。 signal clk : std_logic :=0; --CCount也是同一道理，要将之赋为0.,还有一些值都未初始化。虽然下载可能是行的。 --3、信号说明：sta的初值，增加sta =001; --4、由于系统是以CLK1的分频进行的，因此reset1,reset2的低电平有限信号长于clk的周期。 --5、由于在control进程中，对同步复位reset1,reset2,进行了规范。因此在CHANGE中，需要改变，否则应该要多驱动的 -- 的隐患。 -- 因此在change 进程中加： if(reset1=0)then --r1=0 ; r2=0;r3=0;r4=0; --y1=0 ; y2=0;y3=0;y4=0; --g1=0 ; g2=0;g3=0;g4=0; --sta =001; --手动初态，在1态 --新加 --S信号是多的，N信号可以不设。 --一些信号说明：time1 红绿灯亮的时间，ytime 黄灯单独亮时的时间。time2是晚上的时间，该时间到时，黄灯仅闪烁。 --n为整天时间，如到后，从头再来。 -- distim