第四章SDRC_Lite内存控制器的仿真综合与硬件测试 .docVIP

第四章 SDRC_Lite内存控制器的仿真、综合与硬件测试 在第三章中讲述了SDRC_Lite内存控制器的实现原理与设计概要。本章将讲述它的Verilog实现，RTL仿真，FPGA综合以及FPGA硬件验证。 1 SDRC_Lite的Verilog实现 SDRC_Lite设计使用Verilog语言描述，兼容IEEE Std 1364-2001给出的verilog-2001标准。用于综合的RTL级设计文件中，只涉及assign、always、if、case四种语句；状态机的设计风格使用的是Altera推荐的风格；用于仿真的行为级测试文件中，使用了task语句，使测试更加面向任务；复杂且反复用到的逻辑编写为function，以增加代码的可读性；所有基本参数和导出参数放在独立文件中，其他设计或仿真文件使用include调用它，从而实现“全局参数”。 SDRC_Lite的设计概要已在第三章明确，Verilog语言描述完全以设计概要为基础。 2 SDRC_Lite的RTL仿真 本次仿真使用ModelSIM 6.5进行，dump出来的波形使用Debussy 5.4v9观察。 SDRC_Lite的大部分子模块都有单独的Testbench，经过了单独测试，此处不再赘述。这里，主要讨论SDRC_Lite的整体仿真。 2.1 仿真模型与参数设置 SDRC_Lite的整体仿真中，用到了Micr