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数字逻辑设计及应用 课程设计报告 姓 名： 学 号： 选课号： 设计题号： 一．设计题目 设计模拟中央人民广播电台报时电路 二．设计要求 （1）当计时器运行到59分49秒开始报时，每名叫1s就停叫1s，共鸣叫6响，前5响为低音，频率为740Hz；最后一响为高音，频率为1KHz； （2）至少要有分秒显示。 三．设计过程(包括：设计方案、Verilog程序与仿真结果等) 1.设计方案： （1）整体逻辑电路图 2.Verilog程序： （1）顶层模块： module top(clk,clr,ci,en1,en2,q1,q2,q3,q4,q5,q6,out,lsp,hsp); input clk,clr,ci,en1,en2,lsp,hsp; output out; output [6:0] q1,q2,q3,q4,q5,q6; wire [6:0] q1,q2,q3,q4,q5,q6; wire [3:0] qn1,qn2,qn3,qn4,qn5,qn6; wire out; wire a1,a2,b1,b2,co1,co2,co,ci1,ci2; sec u1(ci,clk,clr