沈阳农大EDA技术大作业.doc

《 E D A 技 术 》 课程大作业 专业班级： 12级农电 学 号： 学生姓名： 李小何 授课教师： 成 绩： 2013年 7月2 日 一、 （1）EDA: 狭义上指:大规模可编程逻辑器件为设计载体，以硬件描述语言为系统逻辑描的主要表达方式，以计算机、大规模可编程逻辑器件的开发软件及实验开发为设计工具，通过有关的开发软件，自动完成用软件方式设计的电子系统的逻辑编译、逻辑简化、逻辑分割、逻辑综合及优化、逻辑布局布线、逻辑仿真，直至对于特定目标芯片的适配编译、逻辑映射、变成下载工作。 广义上除狭义外还包括计算机辅助分析CAA技术。 （2）ASIC: 是相对于通用集成电路而言的，ASIC主要指用于 某一专门用途的集成电路。ASIC大致可分为数字ASIC、模拟ASIC、和数/模混合ASIC。 （3）VHDL: 主要用于描述数字系统的结构、行为、功能和接口，出来了含有许多具有硬件特这位那个的语句外，VHDL语言形式和描述风格与句法时分类似与一般的计算机高级语言 （4）CPLD:一般把所有超过某一集成度的PLD器件都称为CPLD。 （5）可编程门阵列FPGA器件。FPGA器件采用逻辑单元阵列结构和静态随机存取存储器工艺，设计灵活，集成度高，可无限反复编程，并可现场模拟调试验证。 二、 LIBRARY IEEE; LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY m2_142420016 IS PORT(CLK_16,RST_16:IN STD_LOGIC; SR_16,SL_16:IN STD_LOGIC; EN_16:IN STD_LOGIC_VECTOR(1 DOWNTO 0); DATA_16:IN STD_LOGIC_VECTOR(15 DOWNTO 0); Q_16:BUFFER STD_LOGIC; QUOT_16:BUFFER STD_LOGIC_VECTOR(15 DOWNTO 0)); END ENTITY m2_142420016; ARCHITECTURE ART OF m2_142420016 IS BEGIN PROCESS BEGIN WAIT UNTIL(RISING_EDGE(CLK_16)); IF(RST_16=1)THEN QUOT_16=0000000000000000; ELSE CASE EN_16 IS WHEN01=QUOT_16=SR_16QUOT_16(15 DOWNTO 1); Q_16=QUOT_16(0); WHEN10=QUOT_16=QUOT_16(14 DOWNTO 0)SL_16; Q_16=QUOT_16(15); WHEN11=QUOT_16=DATA_16; WHEN OTHERS=NULL; END CASE; END IF; END PROCESS; END ARCHITECTURE ART; 三. LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY d16_16_46 IS PORT(EN_16:IN STD_LOGIC; RST_16:IN STD_LOGIC; CLK_16:IN STD_LOGIC; LOAD_16:IN STD_LOGIC; DATA_16:IN STD_LOGIC_VECTOR(5 DOWNTO 0); Q_16:BUFFER STD_LOGIC_VECTOR(5 DOWNTO 0); CO_16:OUT STD_LOGIC); END ENTITY d16_16_46; ARCHITECTURE ART OF d16_16_46 IS BEGIN CO_16=1WHEN(Q