MT9V034摄像头采集图像.docVIP

整体方案 摄像头输出分辨率设置为640*480，VGA显示分辨率也为640*480，60Hz 图像采集模块 MT9V034传感器的并行接口在输出数据时是将视频分成帧来输出的，每帧信号通过拉高和拉低帧有效（FRAME_VALID，FV）信号标记其开始和结束。每帧图像又分成行来输出，每行信号是通过拉高或拉低行有效（LINE_VALID，LV）信号标记其开始和结束。每行图像中的像素是通过像素时钟（Pixel Clock，PIXCLK）来控制像素一个一个的输出。在帧与帧信号之间，即FV为低时，成为垂直消隐区（Vertical Blanking）。在行与行之间，即LV为低时，成为水平消隐区（Horizon Blanking）。 三、SDRAM控制模块 SDRAM控制器提供一个读端口和一个写端口。每个端口配备配备256*16bit的输入输出缓存，缓存通过FPGA片内的嵌入式存储器M4K配置成FIFO实现。数据路径选择器对写入数据缓存的写FIFO进行选择。接口控制模块发出控制SDRAM的各种命令包括读、写、预充电、自刷新、载入等功能，然后传递到命令模块，命令模块利用状态机在相应的时间发出各种命令的操作，产生SDRAM所需的控制信号。 读写FIFO深度为512，宽度为16Bit，SDRAM为8192行512列16 bit存储单元，640*480的分辨率共有307200个数据，设置SDRAM突发长度为256，故SDRAM共使用600行512列。 1 2 3 4 5 6 7 ... 506 507 508 509 510 511 512 2 ... 3 ... 4 ... 5 ... 6 ... ... ... ... ... ... ... ... ... ... ... ... ... ... 595 ... 596 ... 597 ... 598 ... 599 ... 600 ... SDRAM 存储阵列示意图 四、VGA控制模块 VGA控制模块的实现通过对VGA时钟分别设计水平和垂直两个计数器对一帧中的行数和列数进行技术。当计数值处于同步肩宽时将水平或垂直同步信号oVGA_H_SYNC / oVGA_V_SYNC拉低，当计数值处于有效像素时置读使能oRequest为高，从读SDRAM请求数据，并通过三态门将从SDRAM中请求的数据输出。当水平和垂直同步信号都为低时，将输出数据表示信号拉低，即在水平和垂直的消隐区对VGA显示器不输入任何数据。 AX301开发板VGA模块 FPGA只能输出数字信号，而VGA需要的R、G、B是模拟信号，所以我们需要进行 模拟-数字 转换即 DAC 功能。实现视频DAC我们可以选用专用的芯片，但是那样价格昂贵，这里我们选用 R-2R电阻网络作为视频 DAC，从最终测试结果上看，此方法的显示效果是理想的。没有雪花、抖动、颜色也正。当然如果在要求较高的场合，是必须选用与用 DAC 芯片的。 16bit 真彩色显示，可以显示2^16 65536种颜色，RGB分别占的位数为5：6：5模式，也就是红色用5位、绿色用6位、蓝色用5位来表示。下面就用红色5位来说明R-2R的选取。 图12.3 R-2R 视频DAC模式拓扑结构 五、硬件连接 25M 数据路径选择器 接口 控制器 命令 控制器 接口 SDRAM 写FIFO 读FIFO 100M 100M 26.6MHz CLK CCD Capture VGA 控制器 MT9V034 显示器 Reset_Ctrl 26.6M 25MHz CLK 写有效 共480行 每行640个数据 写FIFO 数据路径选择器 接口 控制器 命令 控制器 接口 SDRAM 读FIFO 100MHz 100MHz 显示一行图像数据 开始 对时钟计数 显示一帧图像数据 从SDRAM请求数据 LED EXP XCK D8 D6 D4 D2 D0 LIV GND VCC SCK SDA PCK D9 D7 D5 D3 D1 FV