加法器_驱动数码管显示.docVIP

数字系统设计实验报告 实验一 实验要求： 编写一位全加器，建立工程addx，建立文件addx.v，编写代码后，设置芯片，然后选择设置当前工程，进行编译，编译通过之后，可以进行仿真，然后下载到目标板，进行引脚分配，连接引脚，观察实验结果。 实验过程及代码： 1 首先编写一位二进制全加器，代码如下： module addx cin,a,b,cout,sum input cin,a,b; output cout,sum; assign sum a+b; assign cout ab | acin | bcin endmodules 2 编译通过后，生成一位全加器原理图。在原理图文件中，将四个一位全加器进行连线，生成一位十进制全加器。编译，下载，分配引脚，连线后，观察实验结果。 实验二 实验要求： 将实验一中得到的结果用一位数码管显示。 实验过程及代码： 编写驱动数码管的译码器 输入为4位，输出为7位 。代码如下： module yimaqi in,out ; input[3:0] in; output out; reg[6:0] out; always@ in begin case in 4d0:out 7b1111_110; 4d1:out 7b0110_000; 4d2:out 7b1101_101; 4d3:out 7b1111_001; 4d4:out 7b0110_011; 4d5:out 7b1011_011; 4d6:out 7b1011_111; 4d7:out 7b1110_000; 4d8:out 7b1111_111; 4d9:out 7b1111_011; default:out 7b1111_111; endcase end endmodule 编译通过后生成原理图，并将生成的原理图插入到实验一中的原理图文件中，将实验一中加法结果的输出与数码管译码器的输入相连接。再次编译，通过下载到开发板上，观察实验结果。 实验三 实验要求： 设计两个一位十进制数的加法器，并将得到的结果用两位数码管显示。 实验过程及代码 编写代码。代码如下： module fulladdx clk,a,b,out,sel ; //clk时钟信号，a,b两个十进制数 input[3:0] a,b; //out驱动数码管的输出信号 input clk; //sel 数码管的片选信号 output out,sel; reg[6:0] out; reg sel; reg[3:0] cl,ch; //cl,ch用以记录求和结果的地位和高位 always@ a,b // 求和always块 begin case a+b 5d0: begin ch 4b0000; cl 4b0000; end 5d1: begin ch 4b0000; cl 4b0001; end 5d2: begin ch 4b0000; cl 4b0010; end 5d3: begin ch 4b0000; cl 4b0011; end 5d4: begin ch 4b0000; cl 4b0100; end 5d5: begin ch 4b0000; cl 4b0101; end 5d6: begin ch 4b0000; cl 4b0110; end 5d7: begin ch 4b0000; cl 4b0111; end 5d8: begin ch 4b0000; cl 4b1000; end 5d9: begin ch 4b0000; cl 4b1001; end 5d10: begin ch 4b0001; cl 4b0000; end 5d11: begin ch 4b0001; cl 4b0001; end 5d12: begin ch 4b0001; cl 4b0010; end 5d13: begin ch 4b0001; cl 4b0011; end 5d14: begin ch 4b0001; cl 4b0100; end 5d15: begin ch 4b0001; cl 4b0101; end 5d16: begin ch 4b0001; cl 4b0110; end 5d17: begin ch 4b0001; cl 4b0111; end 5d18: begin ch 4b0001; cl 4b1000; end endcase end always@ posedge clk // 驱动数码管显示always块 begin sel !sel; if sel //low bit begin case cl 4b0000:out 7b1111_110; 4b0001:out 7b0110_