FPGA与SOPC设计教程第6章数字系统设计练习.ppt

//状态表其余部分 default: Y_D = 4’bxxxx; endcase end // 状态表 always @(posedge Clock) begin: state_FFs end // state_FFS //为z和LED赋值 endmodule 　　请按照以下步骤完成练习： 　　(1) 新建一个QuartusⅡ工程，以在DE2上实现该状态机。 　　(2) 建立一个Verilog文件，调用9个触发器来实现这个FSM，用简单的assign语句连接触发器的输入。用SW0作为FSM的低电平有效同步复位端，用SW1作为输入w，用KEY0作为手动时钟输入，用LEDG0作为输出z，用LEDR3～LEDR0显示4个状态触发器的输出。 　　(3) 在编译工程之前，应明确指定QuartusⅡ的综合工具采用Verilog代码中的状态分配，如果不作明确说明，综合工具会自动选择状态机的状态分配，而忽略Verilog代码中指定的状态码。要改变这个设置，在QuartusⅡ中选择AssignmentsSettings，单击窗口左端的Analysis Synthesis Settings项，如图6.19所示，在State Machine Processing栏中选中User-Encoded即可。 　　(4) 编译工程，用RTL Viewer工具查看具体电路。单击电路中的状