电子设计自动化第5章VHDL基本结构.ppt

5.1 实体说明5.2 结构体 5.3 结构体基本组成部分 5.4 包集合、库及配置 5.5 实训：建立用户自定义工作库 习题 　　VHDL语言主要由实体、结构体、库、程序包及配置构成，如图5-1所示。 　　在VHDL中，实体就是电路模块或电路系统与外部电路的接口。实体规定了设计单元的输入/输出接口信号或引脚。就一个设计实体而言，外界所看到的仅仅是它与外部电路的各种接口。这个电路具体的功能原理是由结构体描述的，对于外界来说，这部分是不可见的。实体是VHDL的基本设计单元，它可以对一个门电路、一个芯片、一块电路板及至整个系统进行接口描述。实体说明格式如下：　　ENTITY实体名IS　　 [GENERIC(类属参数说明)；]　　 [PORT(端口说明)；]　　END实体名； 　　在实体说明语句中应给出实体名，实体名可以理解为这个电路所对应的名称。实体说明语句中类属参数说明必须放在端口说明之前，用于指定参数。 　　【例5-1】　　ENTITY mux IS　　 GENERIC(m:time:=1 ns);　　 PORT(d0,d1,sel:IN BIT;　　 Q:OUT BIT);其中GENERIC(m:time:=1 ns)；就是类属参数说明语句，用于定义一个1 ns的时间信号m。如果实体内部电路大量