电子设计自动化第7章常用数字电路设计.ppt

7.1 组合逻辑电路 7.2 时序逻辑电路设计 7.3 常用时序逻辑电路的设计 7.4 实训 习题 7.1.1 编码器和译码器　　1．优先级8-3编码器　　优先级8-3编码器有d7～d0八个输入信号，y2、y1、y0三个输出信号，各信号高电平有效。其真值表如表7-1所示，逻辑符号如图7-1所示。 　　硬件电路中的优先级关系在VHDL语言中可以用IF分支判断语句或在PROCESS进程语句中设置临时变量来实现。如用IF语句，多条件的IF语句的条件是有优先级的，最前面的条件的优先级最高，越往后优先级越低。例7-1是使用IF的分支判断语句实现优先级8-3编码器的VHDL程序，其利用了进程中语句顺序执行的特点，由于语句是由上至下执行的，因而后面的赋值将覆盖前面的赋值。例7-2为使用PROCESS进程语句中变量的特点实现优先级8-3编码器的VHDL程序。(本章的程序为简单起见，全部采用小写形式，VHDL程序不区分大小写。) 　　2．3-8译码器　　3-8译码器的电路功能与编码器相反，其输入为a2、a1、a0三个信号，输出为y7～y0八个信号，另外还有三个控制信号g1、g2a和g2b。其真值表如表7-2所示，逻辑符号如图7-2所示。 7.1.2 多位比较器　　多位比较器的真值表如表7-3所示，逻辑符号如图7-3所示。 　　【例7-4】下面为多位比较器的VHDL源程序