实验2建立向导和同步实验.docVIP

实验2：建立向导和同步实验 实验内容简介 以下将介绍如何建立向导和同步实验 实验目的 完成这个实验后，你将具备以下能力： 使用建立的向导来配置DCM组件 将配置的DCM组件应用于设计中 使用同步来分配管脚位置 完成设计，确认管脚的使用 下载设计到硬件中 实验步骤 这个例子包括四个主要步骤： 1. 你需要用向导配置DCM,将DCM应用于VHDL/Verilog。 2. 使用PACE完成管脚的分配 3. 完成下载设计 4. 最后在硬件上进行测试 对于每个指令集，以下例子都将有相应的过程你将会有相应的一步一步的说明指导和相关的插图提供更详细的资料。如果你已经熟悉相应的步骤，可以跳过去。 设计总结 这个实验利用UART时钟设计。详细的说明可以参考UART_real_time_clock.pdf，这部分高度概括了设计的主要特征。 设计完成了一个实时时钟的设计，有时分秒的显示和闹钟提醒功能。不同之处是使用了串口通讯。 这个设计要了解一些简单的ASCII命令，在编辑的时候使用backspace键进行修改。回车键按下的时候一个命令完成。当“KCPSM3”命令出现的时候，设计准备接收一个命令。 “uclock”程序提供了一种区分方式，顶层和底层的区别就是，在进行分析之前，命令的转化在顶层。不正确的命令将会产生一条“syntax error”信息，进行提示。错误的时间值将提示出‘无效时间‘信息。如果指令太多，设计不能同时处理的话，将会提示“overflow error”，溢出错误。 设计需要提供一个55 MHz时钟。因为Spartan-3E开发板有50 MHz的晶振频率，你可以建立向导产生一个DCM输出55 MHz时钟用于本次设计。 建立向导配置一个DCM 步骤1 打开一个工程 如果你关闭了ISE?工程，选择路径Start ( Programs ( Xilinx ISE 8.2i ( Project Navigator 选择File ( Open Project 根据以下路径选择arwz_pace.ise Vhdl 使用: c:\xu p\fpgaflow\labs\vhdl\lab2\arwz_pace Verilog使用: c:\xu p\fpgaflow\labs\veriloglab2\arwz_pace 点击打开 设计的阐述中没有DCM组件。使用建立向导来配置一个DCM组件使之输出一个55 MHz.的时钟。 在源文件进程中，双击Create New Source 如果没有找到源文件，确保有一个HDL源文件在源文件工程窗口中。 在源文件窗口，选择IP (CoreGen Architecture Wizard)，输入文件名my_dcm 点击 Next 在选择类型窗口中，FPGA Features and Design (Clocking ( Spartan-3E, Spartan-3A ，然后选择Single DCM SP v8.2i (Figure 2-2) Figure 2-2. 建立向导选择包 点击Next，Finish 在 Xilinx 时钟向导的建立窗口中，设置如下选项。 CLK0, CLKFX and LOCKED：选中 RST ：不选 Input Clock Frequency：50 MHz Figure 2-3. Xilinx Clocking Wizard – General Setup窗口 点击Next 在Xilinx Clocking Wizard – Clock Buffers窗口，保持默认设置，点击Next Figure 2-4. Xilinx Clocking Wizard – Clock Buffers 窗口 在Xilinx Clocking Wizard – Clocking Frequency Synthesizer对话框中，输入55MHZ,作为输出频率，点击Next， Finish。 Figure 2-5. 指定 DCM 的输出频率 注意到一个新的文件(my_dcm.xaw )产生了，如图所示。这个源文件只有在HDL源文件的设计模块建立后才有。 Figure 2-6. DCM 各级列表显示 将DCM加入一个Verilog的设计例程中 步骤2a VHDL用户可以跳过下个单元。。。。步骤 2b 现在工程已经有了必要的文件，你可以将DC