EDA课程设计封面new.docVIP

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课程设计 题 目: 多路彩灯控制器 班 级: 电信10-2班 姓 名: 李利旺 学 号: 100座机电话号码 指导教师: 徐维 成 绩: 摘要: (一)实验目的 1. 进一步掌握EDA技术与VHDL课程所学的理论知识。 2. 了解数字电路设计的基本思想和方法,学会科学分析和解决问题。 3. 熟悉几种常用集成数字芯片,并掌握其工作原理,进一步学会使用其进行电路设计。 4. 培养认真严谨的工作作风和实事求是的工作态度 一、设计任务与要求 (1)要有六种不同的彩灯花型。 (2)多路花型可以自动变换循环往复。 (3)彩灯变幻的快慢接拍可以选择。 (4)可进行复位。 二、总体框图 (一)设计思路VHDL进行设计,首先应该理解,VHDL语言是一种全方位硬件描述语言,包括系统行为级,寄存器传输级和逻辑门级多个设计层次。应充分利用VHDL“自顶向下”的设计优点以及层次化的设计概念,层次概念对于设计复杂的数字系统是非常有用的,它使得我们可以从简单的单元入手,逐渐构成庞大而复杂的系统。 首先应进行系统模块的划分,规定每一个模块的功能以及各模块之间的接口,最终设计方案分为三大模块:16路花样彩灯显示器、时序控制器、整个电路系统,从而达到控制彩灯闪烁速度的快慢和花型的的变换。 1.自动控制多路彩灯按预设的花型进行变换; 2、花型种类不少于三种,花型自拟; 3.分别用快慢两种节拍实现花型变换。 4.选择:用可编辑逻辑器件实现。 二 总体方案的设计 根据题目实际要求,经过分析与思考,拟定以下两种方案: 方案一:总体分为三个模块。第一块实现花形的演示,,第二块实现花形的控制及节拍控制;第三块实现时钟信号的产生。 方案二:整体电路分为四块。第一块实现花形的演示;第二块实现花形的控制;第三块实现节拍控制;第四块实现信号产生。 方案三:有三个模块,第一个模块是时钟控制模块,第二块是花形控制模块,第三块是整体模块。 (三)总体设计的选择 三种方案比较发现,第三种方案相对简单。这样设计其优点在于:设计思想比较简单,元件种类使用较少,且易于连接电路。基于以上原因,加上短时间内完成课程设计,我选择了连线少的,易于连接和调试的方案。 (四)总体设计的选择 1 设计原理 时序控制电路SXKZ根据输入信号CKL_IN,CLR,CHOSE_KEY产生符合一定要求的、供显示控制电路XSKZ使用的控制时钟信号,而显示控制电路XSKZ则根据时序控制电路SXKZ输入的控制时钟信号,输出6种花形循环变化的、控制16路彩灯工作的控制信号,这些控制信号加上驱动电路一起控制彩灯工作。 2系统设计方案 根据系统设计方案要求可知,整个系统共三个输入信号:控制彩灯节拍快慢的基准时钟信号CLK_IN,系统清零信号CLK,彩灯节拍快慢选择开关CHOSE_KEY:共有16个输出信号LED【15..0】,分别控制16路彩灯。 我们可将整个彩灯控制器CDKZQ分为两大部分:时序控制电路SXKZ和显示控制电路XSKZ,整个系统的组成原理如下图。 三、选择器件 16X16LED显示 EPI12版上SW【0】拨码 CLK1p 四、功能模块 (一)时序控制电路的VHDL源程序 ――SXKZ。VHDH library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity sxkz is port chose_key:in std_logic; clk_in:in std_logic; clr:in std_logic; clk:out std_logic ; end entity sxkz; architecture art of sxkz is signal cllk:std_logic; begin process clk_in,clr,chose_key is variable temp:std_logic_vector 2 downto 0 ; begin if clr 0then ――当CLK='0'时清零,否则正常工作 cllk 0;temp: 000; elsif rising_edge clk_in then if chose_key 1then if temp 011then temp: 000; cllk not cllk; else temp: temp+1; end if; --当CHOSE_KEY ’1’产生基准时钟频率的1/4的时钟信号,否则产生基准时钟 --频率的1/8的时钟信号 else if temp 111then temp: 000; cllk not cllk; else temp: temp+1; e

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