verilog语设计Moore型状态转换机.docVIP

数字电子技术基础可编程逻辑器件大作业 Moore型状态转换机 班 级： 0906101 学 号： 1090610106 姓 名： 康代涛  1. Moore型状态转换机 1.1设计目的与要求 利用Verilog HDL设计一个电路，对输入的一串二进制数，用于检测序列中连续2个或者2个以上的1，状态转换如图1，图2所示 图1 Moore型状态转换机状态转换图 图2 Moore型状态转换机状态转换表 1.2 Verilog HDL源代码 module Statetable(clk,op,ip); input clk,ip; output op; reg op; reg[1:0] current_state,next_state; parameter S0=2b00,S1=2b01,S2=2b10,S3=2b11; always@(posedge clk) begin if(ip==0) current_state=S0; else current_state=next_state; end always@(current_state or ip) begin case(current_state) S0: begin op=0; if(ip==0) next_state=S0; else next_state=S1; end S1: begin op=0; if(ip==0) next_state=S0; else next_state=S2; end S2: begin op=0; if(ip==0) next_state=S0; else next_state=S3; end S3: begin op=1; if(ip==0) next_state=S3; else next_state=S0; end default: begin op=0; next_state=S0; end endcase end endmodule 1.2仿真原理图 Moore型状态转换机的仿真原理图如图3所示 图3 Moore型状态转换机的仿真原理图 1.3仿真状态转换图 Moore型状态转换机的仿真状态转换图如图6所示 图4 Moore型状态转换机的仿真状态转换图 1.4仿真波形图 Moore型状态转换机的仿真状态波形图如图5所示 图5 Moore型状态转换机的仿真状态波形图 2设计总结 本次设计利用Verilog HDL设计一个电路，对输入的一串二进制数，用于检测序列中连续2个或者2个以上的1。实验结果基本符合要求。 通过本次设计，巩固了利用Quartus II 9.1 设计可编程逻辑器件的方法，更加进一步熟悉了Verilog语言的应用，对于状态机有了进一步的了解，也通过学习状态机加深了对于计数器的理解。 参考文献： [1]杨春玲，王淑娟，《数字电子技术基础》，高等教育出版社，2011.6 [2]王立欣，杨春玲，《电子技术实验与课程设计》，哈尔滨工业大学出版社，2009 [3]廉玉欣，《电子技术基础实验教程》，机械工业出版社，2010 relationship between Government and business. The two sessions, General Secretary of Pro, clear the word succinctly summarized the new relationship between Government and business, as pure politics, reshaping the political relationship specified in the direction. District leaders in handling political and business relations, engage in trading power for money, and finally stumbled, we a lesson, always keep in mind that Pro, clean practicing Pro, clear. Pro is to open a sincere engagement with private enterprise to help solve practical difficulties; Clear is to clarify the Division of power, exercised in a