第七章半导体存器.pptVIP

一．半导体存储器的分类 二．半导体存储器的主要技术指标 一．RAM的基本存储单元电路 二．静态RAM 一．EPROM的结构 二．EPROM芯片举例 三．利用ROM实现组合逻辑函数 * * 第七章 绪论 7.1 概述 7.3 只读存储器（ROM） 7.2 随机存取存储器（RAM） 下一页 前一页 退出 7.1 概述 下一页 前一页 退出 半导体存储器 RAM ROM 双极型 MOS型 动态 静态 掩膜ROM PROM EPROM EEPROM FLASH 1、存储容量 2、存取时间 7.2 随机存取存储器（RAM） 1、六管静态存储单元 （1）组成 T1、T3：MOS反相器 Vcc T3 T1 T4 T2 T2、T4：MOS反相器 T5 T6 T5、T6：控制门管 Z Z：字线，选择存储单元 位线，完成读/写操作 W W W、 W： （2）定义 “0”：T1导通，T2截止； “1”：T1截止，T2导通。 （3）工作 T5、T6 Z加高电平： （4）保持 只要电源正常，保证向导通管提供电流，便能维持一管导通，另一管截止的状态不变，∴称静态。 Vcc T3 T1 T4 T2 T5 T6 Z W W 导通，选中该单元。 可通过W、W写入数据或读出数据 Z加低电平： T5、T6截止，该单元未选中，保持原状态。 静态单元是非破坏性读出，读出后不需重写。 信息存于CS中，T为门控管。 Xi ＝1：T导通，将信息从存储单元送至位线上或者将位线上的信息写入到存储单元。 2、单管动态存储单元 Xi CW 位线 T CS 由于杂散电容CWCS，当读出时，需经读出放大器对输出信号放大。 每次读出后，必须及时对读出单元刷新。 1．静态RAM的内部结构 2．静态RAM的外部特性（引脚图） A0 AN－1 D0 Dn CE OE WR …… …… RAM引脚分为3个部分，AB、DB、CB （1）AB总线 AB总线的宽度决定了存储单元数的多少 W = 2N 存储单元数 A0 AN－1 D0 Dn CE OE WR …… …… （2）DB总线 DB总线的宽度决定了每个存储单元位数的多少。 （3）CB总线 每片RAM通常有下列几条控制线 CE ： 片选线，当其有效，该芯片被选中。 OE ： 读线，当其有效，读操作。 WR ： 写线，当其有效，写操作。 8条数据线，每字长度为8位 13条地址线，存储字数为： 213＝8Ｋ 3 、 RAM集成芯片6264简介 6264外引线排列图 ⌒ WR NC GND 15 14 16 13 17 12 18 11 19 10 20 9 21 8 22 7 23 6 24 5 25 4 26 3 27 2 28 1 A12 A7 A6 A5 A4 A3 A2 A1 A0 I/O0 I/O1 I/O2 VDD CS2 A8 A9 A11 OE A10 CS1 I/O7 I/O6 I/O5 I/O4 I/O3 HM 6264 6264工作状态 高阻 高阻 高阻 输入数据 输出数据 I/O 1 1 1 0 输出禁止 × × 0 × 维持（未选中） × × × 1 维持（未选中） 0 × 1 0 写（选中） 1 0 1 0 读（选中） WR OE CS2 CS1 工作状态 4 、其他常见静态 RAM集成芯片 D0 D7 A0 A13 CS OE WR …… …… 62128 D0 D7 A0 A14 CS OE WR …… …… 62256 D0 D7 A0 A10 CS OE WR …… …… 6116 三、静态 RAM与CPU的连接 1、CPU与存储器连接有关的引脚 ① 地址总线：AB ② 数据总线：DB ③ 控制总线：CB 主要有：RD、WE 、READY 8086/8088为20条地址线，A0～A19 8086/8088为8条数据线，D0～D7 2、地址编码 8086/8088的20条地址线 A0～A19，可以有220不同编码，用于选择不同的存储单元。 3、连接实例 用62128组成32K的存储器，首地址为00000H D0 D7 A0 A13 OE WR CE 1# D0 D7 A0 A13 OE WR CE 2# CPU D7 D0 A13 A0 A14 A15 A19 RD WE …… …… 译 码 器 … 用62128组成32K的存储器，首地址为00000H ① 线译码 部分地址译码 D0 D7 A0 A13 OE WR CE 1# D0 D7 A0 A13 OE WR CE 2# A14 特点：译码电路简单；同一存储单元，地址不唯一。 用62128组成32K的存储器，首地址为00000H ② 全译码 全部地址