0817计算机组成原理(专).doc

《计算机组成原理》（计算机网络技术专科） 客观题部分 一、选择题。 01-05 CDAAD 06-10 DABBB 11-15 BAABC 16-20 ADCDA 二、判断题。 21-25 BAAAB 26-30 BAAAB 主观题部分 一、简答题。 1、同步控制方式：又称为固定时序控制方式或无应答控制方式。任何指令的执行或指令中每个微操作的执行都受事先安排好的时序信号的控制。 ? 特点：每个周期状态中产生统一数目的节拍电位及时标工作脉冲。以最复杂指令的实现需要为基准。 ? 优点：设计简单，操作控制容易实现。缺点：效率低。异步控制方式：可变时序控制方式或应答控制方式。执行一条指令需要多少节拍，不作统一的规定，而是根据每条指令的具体情况而定，需要多少，控制器就产生多少时标信号。 ? 特点：每一条指令执行完毕后都必须向控制时序部件发回一个回答信号，控制器收到回答信号后，才开始下一条指令的执行。 ? 优点：指令的运行效率高；缺点：控制线路比较复杂。 2、并行性两方面含义：同时性和并发性。同时性是指两个或两个以上事件在同一时刻发生；并发性是指两个或两个以上事件在同一时间间隔内发生。并行性主要表现为时间重叠、资源重叠、资源重叠+时间重叠和资源共享。 3、I/O（设备）与主机交换信息的组织控制方式有：（1）程序查询方式。（2）程序中断方式。（3）DMA 方式。（4）通道方式。（5）I/O 处理机方式。 4、CPU响应中断的条件：对于CPU内部中断源的请求，可直接转入中断周期，由内部硬件自动执行预定的操作。对于CPU外部中断源的请求，通常必须满足以下条件才能响应：(1) 置位了中断请求触发器。每个中断源对应有一个中断请求触发器，通过它发出并保持中断请求信号，直至CPU响应后才被清除。(2) 中断屏蔽触发器处于非屏蔽状态。在有多中断源的实际系统中，为了增加控制的灵活性，常在每个中断源的接口中设置一个中断屏蔽触发器，只有当此触发器处于非屏蔽状态时，中断请求才能被送至CPU，否则将被屏蔽掉。(3) CPU内部是中断开放的。在CPU内部有一个中断允许触发器(IF)，只有当它为“1”(即中断开放)时，CPU才能响应外部中断；否则中断被关闭，即使INTR上有中断请求，CPU也不响应。中断允许触发器的状态通常由STI和CLI指令来改变(置“1”或清“0”)。当CPU复位时，中断允许触发器被清“0”，即关中断，所以必须用STI指令才能开中断；每当中断响应后，CPU又会自动关中断，所以必须在中断服务程序中用STI指令来开中断，以便执行中断服务程序时能响应更高优先级的中断请求，中断服务程序结束后能响应新的中断请求。(4) 没有更高优先级别的中断请求正在被响应或正发出、正挂起。在多中断源的中断系统中，同一时刻只能响应一个中断请求，当有较高优先级的中断请求存在或被响应时，较低优先级的中断请求不能被响应。(5) CPU在现行指令结束后，即运行到最后一个机器周期的最后一个T状态时，才能采样INTR线而响应可能提出了的外中断请求。 二、计算题。 （1） （2） 三、应用题。 1、（1）虚存容量为1GB，虚拟地址30位（2）主存容量为4MB，物理地址22位（3）页表长度，即页面数=1GB/ 4KB=218=256K 2、（1）X=00,D=20H,有效地址EA=20H