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第13讲 281xEV之捕获单元 及QEP电路计算机信息工程学院DSP技术及应用281x 捕获单元及QEP电路 13.1 捕获单元 每个事件管理器模块有3个捕获单元记录捕获输入引脚上的跳变EVA捕获单元均可选择GP定时器2 或1作为其时间基准当在捕获输入引脚CAPx上检测到 一个规定的跳变信号时，通用定时 器的值将被捕获并存储到一个2级 深度的FIFO堆栈中计算机信息工程学院Capture Units (EVA)ResetPIE2 TCLKINA / TDIRA/EV Control Registers / LogicADC StartGP Timer 1 CompareOutput LogicT1PWM_T1CMPGP Timer 1Data BusCompare Unit 1PWM1PWM CircuitsOutput LogicPWM2Compare Unit 2PWM CircuitsOutput LogicPWM3PWM4Compare Unit 3PWM CircuitsOutput LogicPWM5PWM6GP Timer 2 Compare Output LogicT2PWM_T2CMPGP Timer 2CLKQEPMUXDIRCircuitCapture Units?CAP1/QEP1?CAP2/QEP2?CAP3/QEPI1DSP技术及应用 捕获单元的结构281x 捕获单元及QEP电路捕获单元原理2捕获单元结构计算机信息工程学院Capture Units Block Diagram (EVA)T1CNT . 15 - 0T2CNT . 15 - 0Can latch on:GP Timer 1GP Timer 2? rising edgeCounterCounter? falling edgeCAPCONA . 14 -12? bothCAPCONA . 10 - 9MUXEnableCAP3TOADCCAPCONA . 8.ADC StartEdge(CAP 3)Detect/ 3CAP1,2,3Edge Select2-Level DeepRSCAPCONA . 7 - 2FIFOTTL SignalCAPRESETCAPxFIFO Statusmin. valid width:CAPFIFOA . 13 - 8CAPCONA . 152 CPUCLK lo2 CPUCLK hiDSP技术及应用281x 捕获单元及QEP电路 捕获单元特点一个 16 位的捕获控制寄存器(EVA：CAPCONA，EVB：CAPC ONB)，可读写。一个 16 位捕获FIFO 状态寄存器(EVA：CAPFIFOA，EVB：C APFIFOB)。可选择通用定时器 1 或2（EVA）和通用定时器3 或4（EVB）作 为时钟基准。2 3 个16 位2 级深的FIFO 堆栈，每个捕获单元一个。6 个施密特触发捕获输入引脚，CAP1～CAP6，一个输入引脚对 应一个捕获单元。用户可设定的跳变沿检测（上升沿、下降沿或上升下降沿）。6 个可屏蔽的中断标志位，每个捕获单元1 个。计算机信息工程学院DSP技术及应用281x 捕获单元及QEP电路 捕获单元的操作捕获单元被使能后，输入引脚上的跳变将使所选择的通用定时 器的计数值装入到相应的FIFO 堆栈。如果此时已经有一个或多个有效的捕获值存到FIFO 堆栈（CAP xFIFO 位不等于0），将会使相应的中断标志位置位。如果中断标志未被屏蔽，将产生一个外设中断请求。2 每次捕获到的新数值存入到FIFO 堆栈时，捕获FIFO 状态寄存 器CAPFIFOx 相应的位就进行调整，实时地反映FIFO 堆栈的状态。从捕获单元输入引脚发生跳变到所选通定时器的数值被锁存需 要2 个CPU 时钟周期的延时。复位时，所有捕获单元的寄存器都被清零。计算机信息工程学院DSP技术及应用281x 捕获单元及QEP电路 捕获单元FIFO 堆栈每个捕获单元有一个专用的两级深的 FIFO 堆栈。所有FIFO 堆栈的顶层堆栈寄存器是只读寄存器，它存放 相应捕获单元捕获到的最老的计数值。当读取FIFO 堆栈的顶层寄存器的数值时，堆栈底层寄存器的新计数值（如果有）将被压入到顶层寄存器。读FIFO 堆栈的底层寄存器可使FIFO的状态位变为01 （如果先前是10 或11）。如果原来FIFO 状态位是01，则 读取底层FIFO寄存器后，FIFO 状态位变为00（即为 空）。计算机信息工程学院DSP技术及应用281x 捕获单元及QEP电路第一次捕获：当捕获单元的输入引脚出现跳变时， 捕获单元将通用定时器的计数值写入到空FIFO堆 栈的顶层寄存器，同时相应的状态位设置为01。 如果在下一次捕获操作之前读取了FIFO堆栈，则 FIFO 状态