VerilogHDL数字设计(贺敬凯)第2章摘要.ppt

2.1 编写并运行一个简单的Verilog HDL程序 　　程序说明： 　　(1)? module和endmodule是Verilog HDL语言的关键字，用来说明模块。Verilog HDL程序是由模块构成的，每个模块的内容都嵌在module和endmodule两个语句之间。 　　(2) ?input和output是Verilog HDL语言的关键字，用来说明模块的端口属性。端口属性有三种，即input、output和inout，分别为输入、输出和输入输出属性。每个模块要进行端口列表声明，说明这些端口的输入、输出属性。 　　(3) ?assign是Verilog HDL语言的关键字，?用来说明模块内部信号的连接关系。语句assign y = s ? b : a;的功能是：当s=1时，y=b；当s=0时，y=a。 　　(4) 使用Quartus Ⅱ软件可以对设计进行综合，综合出来的电路图如图2-1所示。 　　由图2-1可以看出，该设计最终实现的是一个二选一选择电路。 　　关于Verilog HDL程序的进一步说明： 　　(1) ?Verilog HDL程序是由模块构成的，每个模块的内容都嵌在module和endmodule两个语句之间。每个模块实现特定的功能。模块是可以进行层次嵌套的。正因为如此，才可以将大型的数字电路设计分割成不同的小模块来实现特定的功能，最后通过顶层模块