VerilogHDL数字设计(贺敬凯)第4章摘要.ppt

4.1 常用组合逻辑电路设计 　下面使用Verilog HDL分别对上述组合元件及常用的组合逻辑电路进行建模。 　　1. 数据选择器 　　例4-1实现了一个n位，m?×?1的数据选择器。 　　【例4-1】 参数型n位，m?×?1数据选择器。 　　　　module multiplexer_N( X1,X2,X3,X4, sel,Y); 　　　　parameter N=8; //该参数定义了一个8位的4选1多路选择器 　　　　input[N-1: 0] X1,X2,X3,X4; input[1:0] sel; output reg [N-1: 0] Y; always @(sel,X1,X2,X3,X4) case(sel) 2b00: Y = X1; 2b01: Y = X2; 2b10: Y = X3; 2b11: Y = X4; endcase endmodule 　　程序说明： 　　(1) 程序中定义了4个输入X1、X2、X3、X4，一个输出Y，使用控制信号sel选择4个输入中的1个赋给Y。 　　(2) 程序中使用parameter定义了一个参数常量N，通过修改参数可以很容易地改变输入、输出的位数。 2. 译码器 例4-2实现了一个log2 n?×?n的译码器。 【例4-2】 参数型log2 n?×?n译码器。 　　module decode_