VHDL实验报告与代码毕业设计(论文).docVIP

实验一. 分频器设计 一．实验目的 1.　熟悉QUARTUSII 软件的使用 2.　熟悉PLD设计流程 3. 学习分频器的设计 二．实验内容 设计一个最大分频为225的分频器，将50MHz时钟作为输入 三．实验框图 50MHz时钟 输入 计数器计数 计数至时，clkout为反转 四．管脚设定 CLOCK_50 PIN_N2 LEDR[0] PIN_AE23 五．实验代码 LIBRARY ieee; USE ieee.std_logic_1164.all; USE ieee.std_logic_UNSIGNED.all; ENTITY clk1 IS PORT(clk:IN STD_LOGIC; DIGIT:OUT STD_LOGIC); END clk1; ARCHITECTURE clk1 OF clk1 IS BEGIN COUNT: PROCESS(clk) VARIABLE temp:STD_LOGIC_VECTOR(25 DOWNTO 0); BEGIN IF(clkEVENT AND clk = 1)THEN temp := temp+1; IF(temp(25)=1) THEN temp:=(OTHERS=0); END IF; END IF; DIGIT = temp(24); END PROCESS cou