基础电路设计(七) EMC对策与雷击防护new.docVIP

基礎電路設計(七) EMC對策與雷擊防護前言由於IC與LSI高速化與高度積體化，使得IC與LSI本身就成是巨大的噪訊發生源，此外基於低耗電量的要求，即使IC與LSI低耗電化或是低噪訊化，從機器整體的角度觀之，機器對外部的噪訊反而變得極端敏感，因此有必要開發可抑制EMC等電磁干擾的技術。噪訊對策可分為兩種方式，一種是直接抑制噪訊，另一種方式是避免外部噪訊造成電磁性結合引發電路誤動作，前者必需採取EMI對策，後者則需採取EMS對策。在電磁噪訊充斥的環境下設計電子電路，除了成本trade off考量之外，概括性的對策手段摸索與理論的結合成為重要的手法，因此接著要深入探討EMI與EMS的防護與對策。 　 IC與LSI高速化與封裝時的噪訊對策 設計電子電路時選用適合電路動作速度的邏輯IC非常重要，如果IC動作速度超過設計上的要求時，系統與機器的頻寬會大幅增加(圖1)，抑制機器產生的噪訊變得毫無意義，而且更不易進行EMC對策。最近大部分的電子機器都使用高速低電壓CMOS IC，若與以往常用的TTL IC比較，CMOS IC反而更容易因噪訊造成電子電路誤動作。噪訊發生源通常是在電流變化(di/dt)很大的部位。CMOS IC是在switching產生大電流(過渡電流與充放電電流)變化時動作，此時若流入具有有限阻抗(impedance)的ground line(主要是ind uctance成份)，該部位就會發生電壓下降現象，而壓降造所成電路誤動作，會因低電壓IC的閥值越低越危險。相較之下高速IC的場合，即使是數ns的噪訊也會引發電路誤動作，因此不論是設計電子電路或是封裝設計，噪訊對策時必需注意以下要點: (a).電源與接地層低阻抗化雙面電路基板對動作速度較低的數位電路，具有良好的低阻抗效應，因此接地可以採用如圖2所示的網狀(mesh)導線，如果能縮小電源接地(ground)所形成的迴路面積(loop area)，即使受到外部磁界影響產生誘導電流，由於該電流會相互抵銷，因此整體而言雙面電路較不易受到外部磁界影響。不過短、粗是設計電源接地導線的基本重要觀念。複數導體時電源接地的導線，則需避免島狀分佈。高速高性能電路通常是採用多層電路板，同時會將電源接地作為better面，信號傳輸線路尤其是阻抗(impedance)為80Ω左右時，最好使用micro strip line結構設計，如此便可降低傳輸線路的阻抗值，進而可讓送信端能使用具有高驅動能力的IC元件。除此之外為了使電路能充分發揮應有特性與整合性，因此高速高頻電路大多使用多層電路板。 (b).Switching噪訊有關高速數位電路中CMOS IC的時間延遲問題，由於Bus是在某種tinning下同步進行switching，未作switching時雖然祇有數μA的漏電(leak)，不過當switch ing動作時CMOS IC電路的電流中含有貫穿電流與充放電電流成份，由於貫穿電流與充放電電流會影響其它元件與電路，因此它是造成電路障礙的原因之一。【計算實例1】有關貫穿電流的影響，假設CMOS IC為32位元Bus都是從0開始變化成1，每個位元的貫穿電流為10mA，電源供給的電流ID :???????? ID=32x10mA=320mA瞬間發生如此大的電流變化(di/dt)，雖然導線的長度很短，不過LSI內部寬度祇有1μm以下微細導線的電壓會急遽下降，造成LSI內部產生無法忽視的ground bounce現象。上述計算實例祇考慮貫穿電流的影響，事實上LSI內部流有充放電電流，該充放電電流隨著動作頻率不斷變化，動作頻率越高消耗電流越大。CMOS IC的消耗電流Pd 可由下式求得:  靜態消耗電流IDD=Pd/VDD 。最近IC不朝朝向低電壓低耗電量方向發展，假設電源電壓從5V變成3.3V低電壓時，耗電量減少程度可利用式(1)求得:??????????????????????????????????? VDD2=(3.3V/5)2=0.44=44%亦即電源電壓從5V變成3.3V低電壓時，耗電量會降低44%。必需注意的是低電壓化對IC/LSI的站立/下降時間幾乎毫無影響，電壓變化(dv/dt)與高頻噪訊有直接關連，也就是說IC/LSI的低電壓化，可以有效減少IC/LSI本身的噪訊。【計算實例2】8位元shift resistor 74HC164的規格如下: 　 　 　 　 　 　 如上所述電源接地pattern導線層內流有貫穿電流、負載充放電電流、終端阻抗驅動電流所構成的高頻電源電流，而且電源接地pattern導線層內還具有有限阻抗(impedance)，如果switching動作電流流入電源接地pattern導線層內時，就會因電壓下降造成電路發生誤動作。