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常用电平标准的讨论（TTL，ECL，PECL，LVDS、CMOS、CML, GTL, HSTL, SSTL） 部分资料上说它们的逻辑标准,门限都是一样的,就是供电大小不同,这两种电平的区别就是这些么?是否LVTTL电平无法直接驱动TTL电路呢?另外,因为2.4V与5V之间还有很大空闲，对改善噪声容限并没什么好处，又会白白增大系统功耗，还会影响速度。??中,关于改善噪声容限和系统功耗部分大家还有更深入的解释么? 简单列个表把?? ? ? ?Voh ? Vol ? Vih ? ?Vil ? VccTTL ? ? 2.4 ? 0.4 ? 2.0 ? ?0.8 ? 5CMOS ? 4.44 ? 0.5 ? 3.5 ? ?1.5 ? 5LVTTL ? 2.4 ? 0.4 ? 2.0 ? ?0.8 ? 3.3LVCMOS ?2.4 ? 0.5 ? 2.0 ? ?0.8 ? 3.3SSTL_2 1.82 ?0.68 ? 1.43 ? 1.07 ?2.5根据上表所示，LVTTL可以驱动TTL，至于噪声，功耗问题小弟就不理解了，希望高手赐教！ TTL 和 LVTTL 的转换电平是相同的, TTL 产生于 1970 年代初, 当时逻辑电路的电源电压标准只有 5V 一种, TTL 的高电平干扰容限比低电平干扰容限大. CMOS 在晚十几年后才形成规模生产, 转换电平是电源电压的一半. 1990 年代才产生了 3.3V/2.5V 等不同的电源标准, 于是重新设计了一部分 TTL 电路成为 LVTTL.? ? LVTTLTTL 和 LVTTL 的转换电平是相同的, TTL 产生于 1970 年代初, 当时逻辑电路的电源电压标准只有 5V 一种, TTL 的高电平干扰容限比低电平干扰容限大. CMOS 在晚十几年后才形成规模生产, 转换电平是电源电压的一半. 1990 年代才产生了 3.3V/2.5V 等不同的电源标准, 于是重新设计了一部分 TTL 电路成为 LVTTL. ECL电路是射极耦合逻辑（Emitter Couple Logic）集成电路的简称 与TTL电路不同，ECL电路的最大特点是其基本门电路工作在非饱和状态 所以，ECL电路的最大优点是具有相当高的速度 这种电路的平均延迟时间可达几个毫微秒甚至亚毫微秒数量级,这使得ECL集成电路在高速和超高速数字系统中充当无以匹敌的角色。 ??? ECL电路的逻辑摆幅较小（仅约 0.8V ，而 TTL 的逻辑摆幅约为 2.0V ），当电路从一种状态过渡到另一种状 态时，对寄生电容的充放电时间将减少，这也是 ECL电路具有高开关速度的重要原因。但逻辑摆幅小，对抗干扰能力不利。 ??? 由于单元门的开关管对是轮流导通的，对整个电路来讲没有“截止”状态，所以单元电路的功耗较大。 ??? 从电路的逻辑功能来看， ECL 集成电路具有互补的输出，这意味着同时可以获得两种逻辑电平输出，这将大大简化逻辑系统的设计。 ??? ECL集成电路的开关管对的发射极具有很大的反馈电阻，又是射极跟随器输出，故这种电路具有很 高的输入阻抗和低的输出阻抗。射极跟随器输出同时还具有对逻辑信号的缓冲作用。 在通用的电子器件设备中，TTL和CMOS电路的应用非常广泛。但是面对现在系统日益复杂，传输的数据量越来越大，实时性要求越来越高，传输距离越来越长的发展趋势，掌握高速数据传输的逻辑电平知识和设计能力就显得更加迫切了。??? 1. 几种常用高速逻辑电平??? 1.1LVDS电平　　LVDS（Low Voltage Differential Signal）即低电压差分信号，LVDS接口又称RS644总线接口，是20世纪90年代才出现的一种数据传输和接口技术。　　LVDS的典型工作原理如图1所示。最基本的LVDS器件就是LVDS驱动器和接收器。LVDS的驱动器由驱动差分线对的电流源组成，电流通常为3.5 mA。LVDS接收器具有很高的输入阻抗，因此驱动器输出的大部分电流都流过100 Ω的匹配电阻，并在接收器的输入端产生大约350 mV的电压。当驱动器翻转时，它改变流经电阻的电流方向，因此产生有效的逻辑“1”和逻辑“0”状态。 LVDS技术在两个标准中被定义：ANSI/TIA/EIA644 (1995年11月通过)和IEEE P1596.3 (1996年3月通过)。这两个标准中都着重定义了LVDS的电特性，包括：??? 低摆幅（约为350 mV）。低电流驱动模式意味着可实现高速传输。ANSI/TIA/EIA644建议了655 Mb/s的最大速率和1.923 Gb/s的无失真通道上的理论极限速率。??? 低压摆幅。恒流源电流驱动，把输出电流限制到约为3.5 mA左右，使跳变期间的尖峰干扰最小，因而产生的功耗