数字时钟设计报告.docxVIP

设 计 报 告课程名称 在系统编程技术任课教师 设计题目 数字时钟 班级 姓名 学号 日期 目录一、题目分析- 1 -二、选择方案- 1 -三、细化框图- 1 -四、应用程序并仿真- 2 -4.1秒模块- 2 -4.2分模块- 3 -4.3时模块- 4 -4.5报时模块- 6 -五、 全系统联调，整机电路，波形图- 7 -六、硬件测试及说明- 8 -七、结论- 9 -八、课程总结- 9 -九、参考文献目录- 10 -十、附录（源程序）- 10 -一、题目分析用Verilog设计一个多功能的数字钟，具体功能为： （1）、计时功能：时、分、秒的计时； （2）、校时功能：对时、分、秒进行手动调整以校准时间； （3）、整点报时功能：每逢整点，由蜂鸣器产生2秒的“滴 滴”的报时音。二、选择方案多功能数字钟电路的设计总体方案，时钟脉冲为CLK和CLK1，CLK=1Hz，对秒进行计数，当秒计数为60时，产生脉冲控制分，当分计数为60时对，产生脉冲控制时，当时计数为23，分为59，秒为59时，下一脉冲来临时则重新计时恢复为00时00分00秒，并且报时，时间为两秒，报时频率由CLK1控制。按键部分：复位键：高低平有效；设定时间键：高电平有效；时间控制键：高电平控制对分的设定，低电平控制对时的设定；键（IO49，IO42，IO48，IO43）四个控制时分的高四位，键（IO47，IO44，IO46，IO45）四个控制时分的低四位。当设定时间时，使定时间键为高电平，当时间控制键为高电平时，使用键（IO49，IO42，IO48，IO43）和（IO47，IO44，IO46，IO45）可以对分进行设定；使定时间键为高电平，当时间控制键为低电平时；使用键（IO49，IO42，IO48，IO43）和（IO47，IO44，IO46，IO45）可以对时进行设定。当时间为整点时，蜂鸣器报时，时间持续2秒。三、细化框图 分显示器 译码器 60进制分计数器 秒显示器 译码器 60进制秒计数器 时显示器 译码器 24进制时计数器 控 制 电 路 蜂鸣器CLK CLK1高四位按键SETT低四位按键MINHENMINENSECRESET图1四、应用程序并仿真4.1秒模块图2LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_ARITH.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY SECOND IS --秒实体 PORT(CLK,RESET:IN STD_LOGIC; SEC:BUFFER STD_LOGIC_VECTOR(7 DOWNTO 0); ENSEC:OUT STD_LOGIC); --驱动分计时信号END;ARCHITECTURE A OF SECOND IS--秒结构体BEGINPROCESS(CLK,RESET)BEGINIF RESET=1THEN SECELSIF CLKEVENT AND CLK=1THENIF SECHEN SECENSEC=1;--清零，驱动分模块ELSIF --进位语句SEC(3 DOWNTO 0)=1001 THEN SEC(7 DOWNTO 4)=sec(7 DOWNTO 4)+1; SEC(3 DOWNTO 0)=0000; ELSE SEC(3 DOWNTO 0)=sec(3 DOWNTO 0)+1;ensec=0;END IF;END IF;END PROCESS;END;图34.2分模块图4LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_ARITH.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY MINUTE IS--分实体PORT(CLKM,SET,RESET,MINH:IN STD_LOGIC; SET1:IN STD_LOGIC_VECTOR(7 DOWNTO 0); MIN:BUFFER STD_LOGIC_VECTOR(7 DOWNTO 0); ENMIN:OUT STD_LOGIC);--驱动时计时信END;ARCHITECTURE A OF MINUTE IS--分结构体BEGINPROCESS(CLKM,RESET,SET,MINH)BEGINIF RESET=1THEN MINELSIF SET=1AND MINH=1THEN MIN=SET1;ELSIF CLKMEVENT AND CLKM=1THENIF MINHEN MIN=00000