数字频率计的设计 ——毕业设计论文.docVIP

E D A 技 术 及 应 用 实 验 报 告 实验/上机报告 课程名称：EDA技术及应用 专业：电气工程及其自动化 成绩： 指导教师：XXX 姓名：XXX 日期：2013/10/23 项目序号：实验三 学号：XXX 时间：星期三 项目名称：数字频率计的设计 组号： 地点：XXXX 一、实验目的 设计一个能测量方波信号的频率的频率计。 二、实验环境 Quartus II 7.0 开发系统。 三、实验内容 1.设计一个能测量方波信号的频率的频率计。 2.测量的频率范围是0~999999Hz。 3.结果用十进制数显示。 四、实验过程 设计思想： 用于频率测量的方法有很多，频率测量的准确度主要取决于所测量的频率范围以及被测对象的特点。而测量所能达到的精度，不仅仅取决于作为标准使用的频率源的精度，也取决于所使用的测量设备和测量方法。所谓频率，就是周期性信号在单位时间(1s)内变化的次数。若在一定时间间隔T内测得这个周期性信号的重复变化次数为N，则其频率可表示为f=N/T 。 数字频率计的主要功能是测量周期信号的频率。频率是单位时间（1S）内信号发生周期变化的次数。如果我们能在给定的1S 时间内对信号波形计数，并将计数结果显示出来，就能读取被测信号的频率。数字频率计首先必须获得相对稳定与准确的时间，同时将被测信号转换成幅度与波形均能被数字电路识别的脉冲信号，然后通过计数器计算这一段时间间隔内的脉冲个数，将其换算后显示出来。 实验步骤： 1.测频控制信号发生器的功能模块及仿真 源程序如下： LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY TESTCTL IS PORT(CLK:IN STD_LOGIC; --1 Hz测频控制时钟 TSTEN:OUT STD_LOGIC; --计数器时钟使能 CLR_CNT:OUT STD_LOGIC; --计数器清零 LOAD:OUT STD_LOGIC); --输出锁存信号 END ENTITY TESTCTL; ARCHITECTURE ART OF TESTCTL IS SIGNAL DIV2CLK :STD_LOGIC; BEGIN PROCESS ( CLK ) IS BEGIN IF CLKEVENT AND CLK= 1 THEN --1HZ 时钟二分频 DIV2CLK=NOT DIV2CLK; END IF ; END PROCESS; PROCESS ( CLK,DIV2CLK ) IS BEGIN IF CLK= 0 AND DIV2CLK = 0 THEN --产生计数器清零信号 CLR_CNT= 1; ELSE CLR_CNT= 0 ; END IF; END PROCESS; LOAD=NOT DIV2CLK; TSTEN=DIV2CLK; END ARCHITECTURE ART; 2.32位锁存器的功能模块及仿真 源程序如下： LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY REG32B IS PORT(LOAD:IN STD_LOGIC; DIN:IN STD_LOGIC_VECTOR(31 DOWNTO 0); DOUT:OUT STD_LOGIC_VECTOR(31 DOWNTO 0)); END ENTITY REG32B; ARCHITECTURE ART OF REG32B IS BEGIN PROCESS ( LOAD, DIN ) IS BEGIN IF LOAD EVENT AND LOAD= 1 THEN DOUT=DIN; --锁存输入数据 END IF; END PROCESS; END ARCHITECTURE ART; 十进制计数器的功能模块及仿真 源程序如下：LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY CNT10 IS PORT (CLK:IN STD_LOGIC; --计数时钟信号 CLR:IN STD_LOGIC; --清零信号 ENA:IN STD_LOGIC; --计数使能信号 CQ:OUT INTEGER RANGE 0 TO