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基于CPLD的异步串行收发器设计 [日期：2005-5-30] 来源：国外电子元器件? 作者：秦金明 刘笃仁 [字体：大 中 小] ?? 摘要：介绍了基于ＣＰＬＤ的异步串行收发器的设计方案，着重叙述了用混合输入（包括原理图和ＶＨＤＬ）实现该设计的思想，阐述了在系统可编程（ＩＳＰ）开发软件的应用方法与设计流程，并给出了ＶＨＤＬ源文件和仿真波形。 异步串行收发器；混合输入；在系统可编程；CPLD；ispLSI1016 传统数字系统的设计主要基于标准逻辑器件并采用“Ｂｏｔｔｏｍ－Ｕｐ”（自底向上）的方法构成系统。这种“试凑法”设计无固定套路可寻，主要凭借设计者的经验。所设计的数字系统虽然不乏构思巧妙者，但往往要用很多标准器件，而且系统布线复杂，体积功耗大，可靠性差，相互交流和查错修改不便，设计周期也长。随着电子技术的发展，采用先进的ＣＰＬＤ 复杂的可编程逻辑器件器件取代传统电路已经成为技术发展的必然趋势。Ｌａｔｔｉｃｅ公司的ｉｓｐＬＳＩ是当今世界上速度最快密度最高的ＣＰＬＤ之一。它采用先进的ＩＳＰ技术，使器件无需拆卸即可在系统内重新配置逻辑功能。数字系统设计的革命性变化，使得传统的“固定功能集成块＋连线”的设计方法正逐步退出历史舞台，而基于芯片的设计正在成为电子系统设计方法的主流。??? 本设计选用Ｌａｔｔｉｃｅ公司生产的ｉｓｐＬＳＩ１０１６器件，并以“异步串行收发器”为例，采用现代电路与系统中的设计思想来说明“基于芯片的设计”在实现数字系统的具体应用方法。这种设计方法不仅可使硬件设计“软件化”、缩短设计周期、提高效率，而且易于修改和“升级”。１ 异步串行收发器的工作原理 异步串行收发器的工作原理主要包括两部分：第一是接收串行数据并将其转化为并行数据，第二是把并行数据以串行数据方式发送出去。由于接收和发送是异步的，所以接收部分和发送部分需要不同的时钟。 发送部分的系统工作原理如图１所示，其中ＴＸＤ７０是并行数据输入信号，ＴＢＩＴＣＬＫ是发送器时钟信号，ＲＥＳＥＴＦ是发送器控制模块内部复位信号，ＭＷＤＳＬＦ是电平敏感锁存器使能信号，ＴＲＳＴＦ是一位锁存器模块复位信号，ＴＸＤＡＴＡ是串行数据输出信号。 当发送电路工作时，电平敏感锁存器使能信号（ＭＷＤＳＬＦ）有效，并行数据被送入锁存器，之后，控制模块１产生并入串出移位寄存器装入信号（ＳＴＬＤ），以在时钟信号（ＴＢＩＴＣＬＫ）的作用下，将并行数据装入并入串出移位寄存器，然后，控制模块１再产生并入串出移位寄存器移位信号（ＳＴＬＤ），并在时钟信号（ＴＢＩＴＣＬＫ）的作用下，将并行数据移出。??? 接收部分的系统工作原理如图２所示，其中ＲＸＤＡＴＡ是串行数据输入信号，ＲＢＩＴＣＬＫ是接收器时钟信号，ＲＥ-ＳＥＴＦ是接收器控制模块内部复位信号，ＭＲＤＳＬＦ为边沿触发锁存器使能信号，ＲＸＤ７：０是并行数据输出信号，ＲＤＲＤＹＦ是并行数据准备好信号。该部分电路工作时，首先在时钟信号（ＲＢＩＴＣＬＫ）的作用下，串行数据（ＲＸＤＡＴＡ）被串入并出移位寄存器转化为并行数据；同时，控制模块２在行计数控制下，在一帧串行数据到并行数据转换完成时，使边沿触发锁存器使能信号ＭＲＤＳＬＦ有效；之后，在控制模块产生的时钟信号的作用下将并行数据锁存到锁存器，同时，使并行数据准备好信号（ＲＤＲＤＹＦ）有效。２　异步串行收发器的具体实现 硬件电路功能来用Ｌａｔｔｉｃｅ公司的ＣＰＬＤ来实现，用ｉｓｐＬＥＶＥＲ３．０ 进行软件设计。可利用原理图和硬件描述语言ＶＨＤＬ完成源文件的设计。以下对其ＣＰＬＤ流程源文件及仿真波形作以介绍。 ２．１ 用ｉｓｐＬＥＶＥＲ软件设计ＣＰＬＤ的流程 Ｌａｔｔｉｃｅ公司新的设计工具ｉｓｐＬＥＶＥＲ可支持ｉｓｐ-ＭＡＣＨ、 ｉｓｐＬＳＩ、 ｉｓｐＧＤＸ、 ｉｓｐＧＡＬ、 ＧＡＬ器件以及具有革新意义的新的ｉｓｐＭＡＣＨ ５０００ＶＧ和ｉｓｐＭＡＣＨ ４０００ ＣＰＬＤ器件系列。用ｉｓｐＬＥＶＥＲ设计ＣＰＬＤ的源文件主要有硬件描述语言（ＶＨＤＬ、Ｖｅｒｉｌｏｇ ＨＤＬ和ＡＢＬＥ－ＨＤＬ）、电路原理图和网表五种方式。在利用该软件设计数字电路与系统时，可采用原理图、硬件描述语言以及混合输入方式。本设计将采用混合输入方式（原理图与ＶＨＤＬ语言）。用ｉｓｐＬＥＶＥＲ软件设计ＣＰＬＤ的基本流程如图３所示。??? ２．２ 源文件输入 ｉｓｐＬＥＶＥＲ软件的系统库包括３部分：可编程大规模集成电路库（ｐＬＳＩ）、通用电路库（ＧＥＮＥＲＩＣ）、用户自己设计的元件库（Ｌｏｃａｌ）。这些库中又列出了若干子库，而这些子库都是以宏来定义的，如门（Ｇａｔｅ）、寄存器（Ｒｅｇｓ）、算术运算器（Ａｒｉｔｈｓ）、Ｉ／Ｏ端口等。 在原理图输入方式中，首先应当用这些宏来构成电路符号，然后像逻辑元件那样画成原