實验六数控分频器的设计.docVIP

PAGE PAGE 5 可编程逻辑设计 ——实验六报告 学院：物理与信息工程学院 专业：通信工程 年级：2007级 班级：二班 学号：110700221 姓名：林明明 指导老师：杨秀芝实验六 数控分频器的设计 一、实验目的： 学习数控分频器的设计和测试方法。 二、实验原理： 数控分频器的功能为在不同输入信号时，对时钟信号进行不同的分频，在输出端输出不同频率的信号。该电路可以用具有并行预置功能的加法计数器实现，方法是对应不同的输入信号，预置数（初始计数值）设定不同的值，计数器以此预置数为初始状态进行不同模值的计数，当计数器的状态全为1时，计数器输出溢出信号。用计数器的溢出信号作为输出信号或输出信号的控制值，使输出信号的频率受控于输入的预置数。 电路输出波形图： 三、实验内容 ： 1）根据实验原理画出电路框图，并计算在不同预置数时输出信号的频率与时钟频率的比值。 2）编写实现数控分频器的VHDL程序。要求输出信号的占空比尽量为50％。 提示：可以将计数器溢出信号输出给一个翻转触发器，溢出信号的边沿作为触发器的触发信号，触发器的输出就是分频器的输出（注意计数器初始计数值与输出频率之间的关系）。 3）用QuartusII对设计进行编译、综合、仿真，给出仿真波形和时序分析数据。 4）通过QuartusII集成环境，将设计下载到实验电路上进行硬件测试。 输入不同的clk信号和不同的输入控制信号，测试输出波形。 管脚锁定： clk clk1 43 D(3) PIO23 30 SW1 D(2) PIO24 35 SW2 D(1) Pio25 36 SW3 D(0) PIO26 37 SW4 Fout PIO19 29 LED12 四、思考题： 如果需要进行奇数分频（如3分频），能否够保持输出波形的占空比为50％？如果不能，如何使占空比尽量接近50％；如果可以，应如何做？ 五、实验结果： 数控分频器的原理框图： 数控分频器输出频率与输入时钟的关系： 答： 数控分频器输出频率与输入时钟频率成正比。对于相同的计数器初始计数值，如果时钟频率变大（或缩小）为原来的n倍，那么数控分频器输出频率也将变大（或缩小）为原来的n倍。 数控分频器的VHDL描述： library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity dvf is port(clk:in std_logic; d:in std_logic_vector(3 downto 0); fout:out std_logic); end; architecture bhv of dvf is signal full:std_logic; begin p_reg:process(clk) variable cnt8:std_logic_vector(3 downto 0); begin if clkevent and clk=1 then if cnt8=1111 then cnt8:=d;full=1; else cnt8:=cnt8+1;full=0; end if; end if; end process p_reg; p_div:process(full) variable cnt2:std_logic; begin if fullevent and full=1 then cnt2:=not cnt2; if cnt2=1 then fout=1; else fout=0; end if; end if; end process p_div; end; 仿真波形： 测试结果及分析： 随着d的改变，输出信号fout频率发生变化，在实验箱上看到LED灯的闪动频率发生了明显的变化。 如此，电路的分频的功能得到验证。 【回答问题】 如果需要进行奇数分频（如3分频），能否够保持输出波形的占空比为50％？如果不能，如何使占空比尽量接近50％；如果可以，应如何做？ 答：可以实现占空比为50%奇数N倍分频，方法是：首先进行上升沿触发进行模N计数，计数选定到某一个值进行输出时钟翻转，然后经过（N-1）/2再次进行翻转得到一个占空比非50%奇数N分频时钟。再者同时进行下降沿触发的模N计数，到和上升沿触发输出时钟翻转选定值相同值时，进行输出时钟时钟翻转，同样经过（N