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CPLD与FPGA 实验报告 题 目：CPLD与FPGA实验 学生姓名： 学 院：信息工程 班 级：电子11-1 指导教师：荀延龙 实验三 扫描驱动显示电路设计（设计性实验） 一、实验目的 1． 了解实验箱中8位七段数码管显示模块的工作原理。 2． 熟悉VHDL 硬件描述语言及设计专用数字集成电路的自顶向下的设计思想。 3． 掌握利用CPLD/FPGA设计8位七段数码管扫描显示驱动电路的方法。 二、实验设备 1． 计算机（配置为：P4 CPU 128M内存）； 2． MAX+plusⅡ开发工具软件； 3． EL教学实验箱 ； 4． 万用表 ； 5． DS 5022M型双踪数字示波器； 扫描原理 为了减少8位显示信号的接口连接线，实验箱中的数码显示采用扫描 显示工作模式。即8位数码管的七段译码输入（）是并联在一起的，而每一个数码管是通过一个3位选择sel[2..0]来选定 的。sel与数码管之间是一3-8译码的关系，即sel为“000”时，选中第一个数码管，sel为“1”时，选中第八个数码管。 要求在Max+plus平台上用VHDL语言编写程序，调试成功后下载至芯片，再利用外接电路实现以上设计功能。LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL;