3_7_2时序分析基本步骤.docxVIP

3.7.2 时序分析基本步骤（1）复制并打开工程。为了操作方便，先将QuartusⅡ安装目录中自带的fir_filter工程复制到新建的某个工程日录中，如本例复制到D:\fir_ttilter目录下。在QuartusⅡ软件中打开Fir_filter.qpf工程文件。打开工程后，双击filterf.bdf，出现下面图。（2）编译工程。选取QuartusⅡ菜单proeessing?Start Analysis＆Synthesis或者点击快捷按钮对该工程进行分析和综合。（3）启动TimeQuest Timing Analyzer工具。在QuartusⅡ中选取菜单Tool-TimeQuest Timing Analyzer命令，因为TimeQuest Timing Analyzer需要SDC文件（Synopsys Design Constrain）。如果打开TimeQuest Timing Analyzer没有.sdc，则QuartusⅡ会出现询问窗口。若使用GUI，则选择 NO。打开的TimeQuest Timing Analyzer工具如图3.75所示。（4）创建Timing Netlist。在TimeQuest Timing Analyzer软件中，选取菜单Netlist?Create Timing Netlist命令，出现Create Timing Netlist对话框，如图3.76所示。在Input netlist处选择Post-map选项，其他保持默认设置，按OK按钮。在TimeQuest Timing Analyzer软件中，用鼠标左键双击左侧tasks子窗口中的CreateTiming Netlist，则开始创建时序分析网表，建立成功后左侧task子窗口中的Create Timing Netlist变成绿色，如图3.77所示（在点击图3.76所示对话框的OK按钮后同时会完成该操作）（5）确定时序需求（Timing Requirements）。此范例示范两个时钟的时序需求，如表3.4所示（6）设定clk时序需求。在TimeQuest Timing Analyzer窗口，选取菜单选项ConstraintsCreate Clock命令，弹出Create Cloek对话框，如图3.78所示。在Clock name处输入clk，在Period处输入20。在waveform egdes处的Rising：与Falling：处不输入任何值，则为默认值工作周期为50／50（即占空比为50％）。点击Targets栏右侧的按钮，出现Name Finder对话框，如图3.79所示，点击List按钮，会出现工程顶层模块的所有引脚名称；在clk引脚名称上双击鼠标左键，将clk选择到右侧列表中，按OK按钮关闭Name Finder对话框，返回到Create Clock对话框；再按Run按钮，可以看到TimeQuest Timing Analyzer窗口最下方Console子窗口中有加入时钟时序要求的脚本命令。create_clock -name clk -period 20.000 [get_ports {clk}]（7）设定clkx2时序需求。在TimeQuest Timing Analyzer窗口，选取菜单选项Constraints Create Clock命令，出现Create Clock对话框。在Clock name处输入clkx2；在period处输入10；在waveform egdes处的Rising输入O；在Waveform egdes处的Falling输入6，则可以设定占空比为60％。再点击Targets栏右侧的按钮，出现Name Finder对话框（如图3.79所示，设置同clk），点击List按钮，会出现工程顶层模块的所有引脚名称，在clkx2引脚名称上双击鼠标左键，将clkx2信号选择到右侧列表中;按OK按钮回到Create Clock对话框。clkx2设定完成画面如图3.50所示。点击Run按钮，可以看到TimeQuest Timing Analyzer窗口最下方的console子窗口有加入时钟时序要求的脚本命令，同时可以看到在左侧task子窗口中的Read SDC File变成绿色。task子窗口中的Reports双击Tasks子窗口中的Report Clocks，会开始执行并在Report Clocks处呈勾选状态，在Report Clocks窗口中会出现如图3.83所示的结果。双击Tasks子窗口中的Report Clock Transfers，会开始执行并在Report Clock Transfers处呈勾选状态，在RePort窗口中将出现如图3.84所示的结果。（10）设定False path。将clk到clkx2