Low Power ethodology Manual For System 2.doc

Low Power Methodology Manual For System-on-Chip Design 第一部分：前言功耗问题的起源 　 　芯片功耗的问题最近几年得到了越来越多的重视，主要来源于以下几个方面： 1、90nm以下，随着设计流程的发展，芯片的集成度达到了上千万门级。一颗最顶级的芯片总功耗可以达到惊人的100-150W（可以煮鸡蛋了），单位面积功耗可以达到50-75W/cm^2，而局部热点的功耗更大。这就产生了芯片封装成本、电源成本和可靠性问题，估计还要有大得像砖头一样的散热片。 2、对于需要电池供电便携式设备和无源芯片类（非接触电子标签）来说，功耗则意味着电池寿命和工作距离。 功耗的组成： 功耗分为动态功耗和静态功耗两大部分。 动态功耗是电路在工作时（翻转时）所消耗的能量。对于CMOS电路来说，它又分为开关功耗和短路功耗。开关功耗为电路翻转时对负载电容充电的功耗，短路功耗为输入翻转时，PMOS和NMOS同时打开的瞬间电流形成的功耗。用公式描述可写为： Pdyn = (CL * Vdd2 * Ptran * F) + (ttran * Vdd * Ipeak * F) 其中，CL为电路总负载电容；Vdd为工作电压；Ptran为工作电路所占比例；F为工作时钟频率；ttran为PMOS，NMOS同时导通时间；Ipeak为短路电流。 公式中前半部分为开头功耗，后半部分为短路功耗。一般来说，只要gate输入斜率足够小，也就是ttran足够短，短路功耗一般可以忽略。 从公式中可以看到降低动态功耗的思路，无非是从Vdd、F、CL和降低gate翻转次数的方向出发。由此会带来一系列架构设计上、设计流程上、时序分析上、电路设计上、后端布局上的考虑，以及由于工艺的发展带来的一系列问题。在后续章节中会详细讨论这些内容。 再来说说静态功耗。静态功耗是电路在没有翻转时，只有供电的情况下，晶体管中漏电流造成的功耗。根据重要性可以分为以下四个部分： 1、 亚域值漏电流Isub: 从Drain经过弱反形层流向Source的电流 2、 栅电流：Igate:　由于隧道效应和热载流子效应，由Gate经薄栅氧流向Sub的电流 3、 由Gate引起的Drain电流IGIDL：由于Drain端的强电场引起的由Drain流向Sub的电流 4、 结反偏电流Irev：反偏结耗尽区少子漂移和电子空穴对产生形成的由Drain、Source到Sub的电流。 其余电流还好理解，就是IGIDL没搞清楚是怎么来的。查了一些资料，看起来应该是这样形成的，是由于工艺尺寸降到90nm以下后，在Drain端会形成超强的反偏电场，而在Gate和Drain的overlap区域，Sub的参杂浓度偏大（为了防止punchthrough），在这里会容易发生band-band tunneling或者avalanche，因此会形成较大的Drain到Sub的漏电流。 深亚微米下，Vdd降低，为了提高性能会同时降低管子Vt，而Isub和Vt是指数反比关系，会造成Isub急剧增大。45nm下Isub会是90nm下Isub的6.5倍。同时Isub也会随温度上升指数增加。 90nm工艺下，栅氧厚度只有几个nm（几个原子的厚度），栅氧的隧穿电流Igate在90nm下可以达到Isub的1/3，在65nm下可以等于Isub电流。 降低静态功耗的方法： 有几种方法可以降低静态功耗，其中Multi-Vt和power gating的方法后面会详细介绍。其它还有VTCMOS、Stack Effect和Long channel器件的方法。 VTCMOS（Variable Threshold CMOS）是在SUB上加上一个反偏电压，从而提高管子的　VT，以减小Isub。这样会额外增加两条power rails，增加了建库的难度，而且在小尺寸下，这种作法的作用也不明显了。 Stack Effect就是采用叠加的gate，如果叠加的gate中有两个输入都是关闭状态，则流过两个gate的静态电流会很小。在理论上，应该在关闭时钟前将所有gate输入置为关闭状态，但在现实中，这是不可实现的。 长沟道器件：长沟道器件可以有效降低静态电流，但同样会影响动态响应，降低电路性能。同时长沟通也会增加栅电容，对动态功耗不利。因此可以考虑在开头次数较小或者对性能要求不高的地方采用长沟器件。 第一部份大概就这内容了。下一部分是一些标准的低功耗措施了，包括clock gating, gate level power optimization, multi-VDD, multi-Vt等 第二部分：几种常用低功耗技术 这一部分书中介绍了四种低功耗技术，clock