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序列信号检测器实践报告 报告人：吕国峰，G一、设计规范，功能、性能要求、端口信号说明； 设计序列信号检测器，具体要求：当检出输入码流11011010时输出检出信号为1，否则为0，同时输出检出该码流的个数（最大计数值可不超过255，否则给出计数溢出信号为1，要求验证时输入码流来自Sequence.txt文件，在testbench中使用系统函数读入，并把输出的信息写入Outcome.txt文件，输出信息包括在什么时候，哪个码流，第几次被检测）。 端口信号说明： 类型 名称 位宽 描述 备注 input Clk 1 标准时钟信号,周期为10ns; input Rst 1 同步复位信号，低有效， 维持有效至少两个时钟周期 input Data_In 1 一个2进制的输入数据 output Y_9e 1 检测到码输出信号，高有效 持续一个时钟周期 output Y_da 1 检测到码输出信号，高有效 持续一个时钟周期 output Num_9e 8 检测到码次数。 output Num_da 8 检测到码次数。 output Err_9e 1 检测到码次数超过255次 高有效 output Err_da 1 检测到码次数超过255次 高有效 二、总体结构、功能点及其验证计划； 观察两个代码流可后三位数前三位数完全相同，在设计时可利用此信息同时检测两个序列。这两个代码流第二位不同，通过判断前两位输出是11还是10来检测是第一还是第二个序列。 三、模块的层次划分； （1）序列状态部分 （2）计数部分：检测输出所需代码流个数，并判断是否溢出 四、可综合的Verilog RTL级代码； 1、状态转换图 2、Verilog代码 module Fsm_example8(Clk,Rst,Data_In,Y_9e,Y_da,Num_9e,Num_da,Err_9e,Err_da); input Clk,Rst,Data_In; output Y_9e,Y_da; output [7:0]Num_9e,Num_da; output Err_9e,Err_da; reg Y_9e,Y_da; reg [7:0]Num_9e; reg [7:0]Num_da; reg Err_9e,Err_da; reg [13:0] state; integer Z; always@(posedge Y_9e or negedge Rst) if(!Rst) begin Num_9e=0; Err_9e=0; end else if(Num_9e255) begin Num_9e=Num_9e+1; Err_9e=0; end else begin Num_9e=0;Err_9e=1; end always@(posedge Y_da or negedge Rst) if(!Rst) begin Num_da=0; Err_da=0; end else if(Num_da255) begin Num_da=Num_da+1; Err_da=0; end else begin Num_da=0;Err_da=1; end parameter Idle=13b0_0_0_0_0_0_0_0_0_0_0_0_0, A=13b0_0_0_0_0_0_0_0_0_0_0_0_1, B=13b0_0_0_0_0_0_0_0_0_0_0_1_0, C=13b0_0_0_0_0_0_0_0_0_0_1_0_0, D=13b0_0_0_0_0_0_0_0_0_1_0_0_0, E=13b0_0_0_0_0_0_0_0_1_0_0_0_0, F=13b0_0_0_0_0_0_0_1_0_0_0_0_0, G=13b0_0_0_0_0_0_1_0_0_0_0_0_0, H=13b0_0_0_0_0_1_0_0_0_0_0_0_0,