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JESD204B CLASS 1 简介与FPGA的实现说明：本文主要分析jesd204b CLASS 1 协议及在FPGA的实现1、什么是JESD204B协议标准JESD204B是一个实现高速ADC/DAC数据传输和多ADC/DAC同步的标准。JESD204标准于2006年初次发布，经过2次修订，最新版本是JESD204B。最初单条LAN的传输速度从3.125Gbps提升到12.5Gbps，最新标准中最重要的是加入了实现确定延迟的部分。电气特征部分：定义源端阻抗与负载阻抗为100 ? ±20%；可采用AC/DC偶合方式，具体AC、DC特性可参考JESD204B规范第4章。2、为什么要重视JESD204B标准当前ADC/DAC主要采用CMOS和LVDS接口电平。在数据速率不断提高时CMOS接口电路的瞬态电流会增大，导致更高的功耗。虽然LVDS的电流和功耗依然相对较为平坦，但接口可支持的最高速度受到了限制。这是由于驱动器架构以及众多数据线路都必须全部与某个数据时钟同步所导致的。图1显示一个双通道14位ADC的CMOS、LVDS和CML输出的不同功耗要求。图1 采样率与驱动方式VS功耗从图1可知在大约150 – 200 MSPS和14位分辨率时，就功耗而言，CML输出驱动器的效率开始占优。CML的优点是：因为数据的串行化，所以对于给定的分辨率，它需要的输出对数少于LVDS和CMOS驱动器