第3章基于ARM架构的嵌入式微处理器2.ppt

第三章 基于ARM架构的嵌入式微处理器2 3.3 通用的ARM微处理器介绍 现将几种通常使用较为广泛的低端微处理器Samsung S3C44B0X （ARM7TDMI内核）、中端处理器 S3C2410B （ARM920T核）和高端微处理器 Intel PXA255/27X（Xscale核）内部结构、特点及功能介绍一下。 3.3.1 Samsung S3C44B0X微处理器 Samsung S3C44B0X微处理器是韩国三星公司专为手持设备和一般应用提供的高性价比和低档的微处理器解决方案，它使用ARM7TDMI核，工作在66MHZ。为了降低系统总成本和减少外围器件，这款芯片中还集成了下列部件： 8KB Cache、外部存储器控制器、LCD控制器、4个DMA通道、2通道UART、1个多主I2C总线控制器、1个IIS总线控制器，5通道PWM定时器及一个内部定时器、71个通用I/O口、8个外部中断源、实时时钟、8通道10位ADC等。 S3C44B0X系统板的结构图 S3C44B0X的系统板 S3C44B0X系统板结构组成 LCD与触摸屏接口;?? USB HOST模块接口； JTAG调试接口; ?? IIC 接口的EEPROM； 4×4矩阵键盘接口; ? LED指示灯； 8段数码管电路； S3C44BOX微处理器； 电源电路； ?? 复位逻辑； 晶振电路； ?? 系统配置； FLASH和SDRAM 的设计；UART接口。 1）S3C44B0X 结构主要特点 16/32位RISC结构和带ARM7DMI CPU核的功能强大的指令集； Thumb协处理器在保证性能的前提下使代码密度最大； 片上ICE中断调试JTAG调试方式； 32?8位硬件乘法器。 2）系统管理 地址空间：每个Bank32MB（一共256MB）； 每个Bank支持8/16/32位数据总线编程； 固定的Bank起始地址和7个可编程的Bank； 1个起始地址和尺寸可编程的Bank； 8个内存Bank:６个用于ROM和SRAM；2个用于ROM/SRAM/DRAM； 所有内存Bank的可编程寻址周期； 在能量低的情况下支持DRAM/SDRAM自动刷新模式； 支持DRAM的非对称/对称寻址； 缓冲内存和内部SRAM 4路带8K字节的联合缓存； 不使用缓存的0/4/8K内容SRAM 伪LRU（最近最少使用）的替代算法 在主内存和缓冲区内容之间保持一致的方式写内存； 当缓冲区出错时，请求数据填充技术； BOOTLOADER位于FLASH存储器，当S3C44B0X 复位或上电后首先执行BOOTLOADER的代码。 BOOTLOADER代码有如下功能：通过基本串口可与PC机终端程序建立联接、可配置板子、提供用户帮助、允许下载应用程序到SDRAM并执行、将用户映象文件写入FLASH、然后部分测试程序。 复位后的S3C44B0X的存储器映射表 3）时钟和能量管理 低能耗，时钟可以通过软件选择性地反馈回每个功能块。 能量模式： 正常模式：正常运行模式； 低能模式：不带PLL的低频时钟； 休眠模式：只使CPU的时钟停止； 停止模式：所有时钟都停止； 用EINT或RTC警告中断从停止模式唤醒。 4）中断控制器 30个中断源（看门狗定时器，6个定时器，6个UART，8个外部中断，4个DMA，2个RTC，1个ADC，1个I2C，1个SIO； 矢量IRQ中断模式减少中断响应周期； 外部中断源的水平/边缘模式； 可编程的水平/边缘极性； 对紧急中断请求支持FIQ（快速中断请求） INTPND\INTMSK\INTCON\INTMOD\I_ISPR(F_ISPR)\I_ISPC(F_ISPC) 中断优先级实现：软件查询，向量中断 （1） 断点的类型 硬件断点：在ARM中直接设定watchpoint中的地址，当ARM运行到制定的地址时，就进入Debug状态。 设置EmbeddedICE的两个watchpoint单元主要包括：地址、数据、控制信号等 当一个（或者两个）watchpoint中的地址（也可以包括数据）和ARM所执行的当前的指令相同的时候，ARM就从运行状态进入Debug状态 软件断点：改变存储器中的ARM指令为一个特殊的数据X（ARM的未定义指令），同时，设置watchpoint中的断点数据也为X，当ARM把X数据作为指令读入的时候，ARM就进入Debug状态。 （2）硬件断点和软件断点的优缺点 硬件断点：数目受EmbeddedICE中的Watchpoint数目的限制；但是，可以在任何地方设置断点。 软件断点：数目不受限制，但