数字相机时序模拟技术课题.pptVIP

数字相机时序模拟技术 1.数字相机时序模拟技术简介 研究基于的数字相机时序模拟的原理与基本技术。利用CPLD技术，可以模拟出CMOS图像传感器场同步，行同步，像素时钟，像素灰度值（8bit并行）等几种典型的CMOS图像传感器时序信号，可为数字相机辅助电路调试提供参考数据源。 数字相机时序模拟技术研究意义 数字相机的发展是日新月异，性价比不断改善。 因此CMOS图像传感器芯片获得了迅速的发展和广泛应用 。而CMOS图像传感器的价格昂贵而且极易损坏。对于CMO S图像传感器的实际性能、外围电路的设计等方面都需要大量的试验研究。 利用CPLD技术，模拟出CMOS图像传感器时序信号，大大降低了试验成本、节约空间和降低电路的复杂性，并且有效的提高了试验效率，在实际应用中有重大意义。 2.数字相机相关理论概述 典型的CMOS图像传感器由像素单元阵列及辅助电路构成。其中像素单元阵列主要实现光电转换功能，辅助电路主要完成驱动信号的产生、光电信号的处理、输出等任务。 OV6620芯片简介 101376像素(352x288 ) 逐行扫描读出 8/16 bit视频数据:CCIR601, CCIR656, ZV端口 宽动态范围，抗模糊，零拖尾效应 电子曝光、增益、白平衡控制 图像增强:亮度、对比度、伽玛、饱和度、锐度、窗日等 内部/外部同步 帧曝光/行曝光选项 5V工作电压，低电源消耗 80 mW工作功率 10uA节电模式 伽玛校正(0.45/0.55/1.00) SCCB可编程(400kb/s) 色彩饱和度、亮度、对比度、白平衡、曝光时间、增益 16-bit数字图像输出时序图 3.利用CPLD输出时序信号 要想实现CMOS图像传感器的时序信号的模拟，首先需要设计一个基于可编程逻辑器件CPLD的时序信号发生器。 序列产生波形仿真图 VSYNC是垂直同步信号。HSYNC是水平同步信号。PCLK是象素数据输出同步信号。 HSYNC为高时即可开始有效数据采集，而PCLK下降沿的到来则表明数据的产生，PCLK每出现一个下降沿，系统便传输一位数据。在HSYNC为高电平期间，系统共可传输640位数据。在一帧图像中，即VSYNC为低电平期间，HREF会出现480次高电平。而下一个VSYNC信号上升沿的到来则表明分辨率640×480的图像采集过程的结束。 CPLD模拟出OV6620时序信号 4.硬件设计电路部分 CPLD数据下载模块 时钟信号用晶振电路 电源模块 总体设计电路 结论 本论文对CMOS图像传感器进行了研究，通过对大量的有关图像传感器的学术论文和资料的学习和分析，对图像传感器的发展过程，工作原理。性能特点和使用方法有所掌握。独立完成整个系统设计，大到从总体方案的设计小到分配与实现每个管脚的功能。在实验中可以灵活运用调试工具进行测试与分析，并以此为根据分析问题。完成了对图像传感器OV6620和OV7620的研究。并以此为根据利用VHDL语言和CPLD技术实现了CMOS图像传感器的场同步，行同步，像素时钟，像素灰度值等信号模拟技术。 谢谢！请提宝贵意见