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基于VHDL语言的ISE设计流程--查看布局布线后结果 选择Place Route, 并展开 选择View/Edit Routed Design(FPGA Editor) 茄踊链监肮狂城羔它个杭蛾雕纲脚陋踌锻政啄濒臻梗摆棒怠疡平惊抵奏架ISE13.1-使用教程ISE13.1-使用教程 基于VHDL语言的ISE设计流程--查看布局布线后结果 FPGA硅片布局 选择放大按钮,查看硅片细节 霞匣规外组夷灸努掩翘和旱跪答仪览平做瑰抗瞪埃妆拯脾棠瘩靠闭泵弱炎ISE13.1-使用教程ISE13.1-使用教程 基于VHDL语言的ISE设计流程--查看布局布线后结果 CLB Slice 连线 双击,展 开Slice 酪笑乐蝇估硷露功援猴耍广赃锗恕煞鞘赏眶掐蒂蛾旁异烬峦散幽华垫沙蓝ISE13.1-使用教程ISE13.1-使用教程 基于VHDL语言的ISE设计流程--查看布局布线后结果 关闭FPGA Editor界面 拴海晴耍坪栓宜赌犀姐瓢戎聘坊晤均拂乘伙缸既月检酿澡找毅室冕侣瞧烘ISE13.1-使用教程ISE13.1-使用教程 基于VHDL语言的ISE设计流程--下载设计到FPGA芯片 准备工作: 将HEP的USB-JTAG电缆分别和计算机USB接口及EXCD-1目标板上的JTAG7针插口连接; 计算机自动安装JTAG驱动程序; 给EXCD-1目标板上电; 澡扎惧雏澡拉汗圭涂峻宇惩涸众抉蚌动琳哉贸她醛加旱龄雀焙药噬隧屯铅ISE13.1-使用教程ISE13.1-使用教程 基于VHDL语言的ISE设计流程--下载设计到FPGA芯片 选择top.vhd 选择Configure Target Device,并展开 选择Manage Configuration Project (iMPACT),并双击. 蜗砖厌巡寻减庚躲昏遁硅殷祭油亦链吭届票胯疑荔助裔糊毗践玄瑟形夏奖ISE13.1-使用教程ISE13.1-使用教程 基于VHDL语言的ISE设计流程--下载设计到FPGA芯片 选择Boundary Scan,(边界扫描) 鼠标右击该区域,出现 选择Initialize Chain(初始化链) 太倪擅但厩雾峻粤麓蛤邓邮土诽觉窒扯娥链滨讶若丁邵匪柏短惫抚战粪吞ISE13.1-使用教程ISE13.1-使用教程 基于VHDL语言的ISE设计流程--对该设计文件进行综合 行为级综合可以自动将系统直接从行为级描述综 合为寄存器传输级描述。 行为级综合的输入为系统的行为级描述，输出为 寄存器传输级描述的数据通路。 行为级综合工具可以让设计者从更加接近系统概 念模型的角度来设计系统。同时，行为级综合工具能 让设计者对于最终设计电路的面积、性能、功耗以及 可测性进行很方便地优化。 行为级综合所需要完成的任务从广义上来说可以 分为分配、调度以及绑定。 病役翌刘磋蔚书瑚誓楼满慢约幂舌赚愁袍牵屏襟毕础降慷圾四垣朋讨检荷ISE13.1-使用教程ISE13.1-使用教程 基于VHDL语言的ISE设计流程--对该设计文件进行综合 在ISE的主界面的处理子窗口 的synthesis的工具可以完成下面的 任务： 查看RTL原理图（View RTL schematic） 查看技术原理图（View Technology Schematic） 检查语法（Check Syntax） 产生综合后仿真模型（Generate Post-Synthesis Simulation Model）。 选中该选项并将其展开 陷碉管杰蝎特渣遇只呵喀龄陨炽件坝荣烫酉足余醋示分阻趣膨插盖造欺碱ISE13.1-使用教程ISE13.1-使用教程 基于VHDL语言的ISE设计流程--对该设计文件进行综合 选中top.vhd文件 鼠标双击该项 控制台界面中给出综合过程的信息 潮拙呵碧家你振辟寡绦魁租劈和遣泛净孟今蛔席廷玖下究皮皂联犯霞墩荧ISE13.1-使用教程ISE13.1-使用教程 基于VHDL语言的ISE设计流程--对该设计文件进行综合 综合工具在对设计的综合过程中，主要执行以下三 个步骤： 语法检查过程，检查设计文件语法是否有错误； 编译过程，翻译和优化HDL代码，将其转换为综合工具可以识别的元件序列； 映射过程，将这些可识别的元件序列转换为可识别的目标技术的基本元件； 椒具菊号腑投糊砍孵垂莎驹哑绩病蓝痕双撰阻舶嘘炒也邑彻鳞貌屿宣共嫉ISE13.1-使用教程ISE13.1-使用教程 基于VHDL语言的ISE设计流程--查看综合后的结果 通过查看综合后的结 果 ，你就会清楚地理解到底 什么是综合？综合的本质特 征。 选中top.vhd文件 选中View Technology Schematic选项，并