Verilg HDL复习题.docVIP

聂雄题型介绍： 一、选择题（每小题2分，共20分） 1.在verilog中，下列语句哪个不是分支语句？（ d ）161 (A) if-else (B) case (C) casez (D) repeat循环 2．下列哪些的不属于基本门级元件（ d ）136 (A) nand (B) nor (C) and (D) RAM 3．已知 “a =1b’1; b=3b001;”那么{a,b}＝（ c ）120 131 (A) 4b0011 (B) 3b001 (C) 4b1001 (D) 3b101 …………其它略………. 二、填空题（每小题2分，共10分） 1. 完整的条件语句将产生 组合 电路，不完整的条件语句将产生 时序 电路。 2. 阻塞性赋值符号为 = ，非阻塞性赋值符号为 《= 。 …………其它略………. 三、简答题：（每小题5分，共20分） 1. 结构化描述可以通过哪几种方式进行结构建模？（5分）117 2. FPGA芯片主流的生产厂家有哪3家？每个厂家列举2个型号芯片，并说明它所具有的逻辑门数量和IO端口数量。（5分） …………其它略………. 五、 阅读程序并填空（每小题5分，共10分） 1. Verilog代码如下： module INST2 (yout