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NC-Verilog NC-Verilog概述 Cadence的仿真工具NC-Verilog simulator 在NC-Launch上进行设计仿真 在SimVision分析环境下对设计中的问题进行调试 NC-Verilog概述 在NC-Launch（用于管理大型设计的图形交互接口）上进行设计的仿真。NCLaunch帮助你配置和启动编译器，描述器和仿真器。 NC-Verilog概述 在SimVision分析环境下进行对设计中的问题的调试。 SimVision是一个candence 仿真器统一的图形化的调试环境。SimVision可以用于调试用verilog，vhdl，SystemC或者它们混合写成的数字，仿真，或数模混合电路的设计。 两种模式运行SimVision Simulate模式 在Simulate模式下你可以实时的看到仿真的数据。也就是说，你可以在仿真的过程中就进行数据的分析。你可以通过对设计设置断点和分步来达到控制仿真的。 控制台窗口 Console Window 源浏览器 Source Browser 设计浏览器 Design Browser 循环阅读器 Cycle Viewer 原理图追踪 Schematic Tracer 信号流浏览器 Signal Flow Browser 波形窗口 Waveform Window 寄存器窗口 Register Window 两种模式运行SimVision Post-processing environment (PPE)模式 在PPE模式下，对仿真结果数据的分析是在仿真过程结束了后进行的。除了仿真器之外，你能访问所有的SimVision的工具 。要在PPE模式下运行，你必须先对设计进行仿真，然后把仿真的资料存到一个文件中，你可以随时从simulation模式切换到PPE模式，但是不能在PPE模式切换到simulation模式中去。 准备工作介绍 在仿真已有的设计以前，必须编译和描述它。编译过程将把源文件中的用HDL编写的单元编译成内在的描述。描述设计将在设计的实例化，结构化信息的基础上建立设计的层次结构，建立信号的连接，计算所有对象的初始值。编译，描述和仿真自己的设计要用到以下的工具： Ncvlog： 编译Verilog源文件。 ncelab 描述设计并且生成仿真的snapshot。 ncsim 对snapshot进行仿真仿真。 准备工作介绍 本例将演示如何在多步实现（multi-step）的模式下使用NCLaunch。 文件路径 启动NClaunch 在拷贝了源文件的文件夹下面启动 nclaunch -new 多步模式（Multiple Step）使用ncvlog和ncelab命令来编译和描述你的设计；单步模式（Single Step）使用ncverilog命令。选择多步模式。 谢谢！ * * 选择多步模式 Multiple step 选择creat cds.lib file，弹出第二个对 话框，save，在新对话框中点击ok， 之后在最初的对话框中点击Ok。 nclaunch的主窗口： 左边的窗口中显示了 当前目录下的所有文 件，在编译和描述后 会在右边显示设计的 库。 在在仿真你的设计以前，必须用编译器编译源文件，并且用描述器（elaborator）把设计描述成snapshot的形式。 NCLaunch的主窗口让你可以连接你编译和描述设计所需要的工具 VHDL 编译器（compiler） Verilog 编译器（compiler） NC浏览（NCBrowse） 描述器（Elaboretor） 仿真/仿真器（Simulator） 波形察看窗口（Waveform Window） 选中2个.v文件点击 进行编译，之后会 在右边窗口中看到 帽子图标（工作库） 下面产生2个文件。 现在要描述你的设计： 要展开库（worklib）, 选择顶层单元（也就是 测试中的module）, 然后选择描述按钮 （elabrate ） 但是在这之前要设置 参数，选中module后 选择tools?Elaborator 进行设置。 设置参数时注意将Access Visibility按 钮选中并且它的值是All，这个选项意味 着全部存取（读，写，连接探测）来仿 真目标，这样就可以在仿真的数据库里 面探测目标和范围，调试你的设计。 由于不是所有的代码都加了时间，为防 止报错在此处加上时间。 然后点击ok即可。 在上述步骤之后，会生成一个你的设计对应的snapshot，仿真 就是针对这个Snapshot进行的。如图示，选中该文件，点击 仿真按钮 之后就启动了simul