实验八全加器设计资料.pptVIP

2015~2016秋冬 浙江大学计算机学院实验教学中心 8 逻辑与计算机设计基础实验 简易计算器设计 （运算器设计） 一、全加器的设计分析 2 2010-11-14 全加器的设计分析 掌握一位全加器的工作原理和逻辑功能 掌握串行进位加法器的工作原理和进位延迟 掌握超前进位的工作原理 掌握减法器的实现原理 了解加法器在CPU中的地位 掌握FPGA开发平台进行简单的I/O数据交互 3 2010-11-14 全加器的设计分析 实验设备 1台 1套 装有ISE的计算机系统 Spartan III 实验板 实验材料 无 4 2010-11-14 全加器的设计分析 1. 实现16位加减器的调试仿真 2. 16位计算器设计 Ai Bi C i Si C i+1 0 0 0 0 0 0 0 1 1 0 0 1 0 1 0 0 1 1 0 1 1 0 0 1 0 1 0 1 0 1 1 1 0 0 1 1 1 1 1 1 5 2010-11-14 全加器的设计分析 1. 一位全加器 ? ? i i i i 三个输入位：数据位 Ai 和 Bi，低位进位输入 Ci 二个输出位：全加和 Si，进位输出 Ci+1 Si ? A ? Bi ? Ci Ci ?1 ? A Bi ? BCi ? Ci A 6 2010-11-14 全加器的设计分析 or (co,c1,c2,c3); endmodule ? 根据一位全加器的输入输出关系，得到电路图 module adder_1bit(a, b, ci, s, co); // port declaration and (c1,a,b), (c2,b,ci), (c3,a,ci); xor (s1,a,b), (s,s1,ci); 7 2010-11-14 全加器的设计分析 ? 多位全加器可由一位全加器将进位串接构成 ? 高位进位生成速度慢，位数越多时间越长 8 2010-11-14 全加器的设计分析 module adder_8bits(A, B, Ci, S, Co); // port and variable declaration S[1], S[2], S[3], S[4], S[5], S[6], S[7], S[8], Ctemp[1]), Ctemp[2]), Ctemp[3]), Ctemp[4]), Ctemp[5]), Ctemp[6]), Ctemp[7]), Co); adder_1bit A1_1(A[1], B[1], Ci, A1_2(A[2], B[2], Ctemp[1], A1_3(A[3], B[3], Ctemp[2], A1_4(A[4], B[4], Ctemp[3], A1_5(A[5], B[5], Ctemp[4], A1_6(A[6], B[6], Ctemp[5], A1_7(A[7], B[7], Ctemp[6], A1_8(A[8], B[8], Ctemp[7], endmodule module adder_32bits(A, B, Ci, S, Co); // port and variable declaration S[ 8: 1], S[16: 9], S[24:17], S[32:25], Ctemp[1]), Ctemp[2]), Ctemp[3]), Co); adder_8bits A8_1(A[ 8: 1], B[ 8: 1], Ci, A8_2(A[16: 9], B[16: 9], Ctemp[1], A8_3(A[24:17], B[24:17], Ctemp[2], A8_4(A[32:25], B[32:25], Ctemp[3], endmodule 9 2010-11-14 全加器的设计分析 ? 用负数补码加法实现，减数当作负数求补码 ? 共用加法器 ? 用“异或”门控制求反，最低进位位加一 Ctr为0时，S[7 : 0] ? A[7 : 0] ? B[7 : 0] Ctr为1时，S[7 : 0] ? A[7 : 0] ? B[7 : 0] ? A[7 : 0] ? B[7 : 0] ? 1 10 2010-11-14 全加器的设计分析 module add_sub_8bits(A, B, Ctr, S, Co); input wire [8:1] A, B; input wire Ctr; output