课程设计(论文)_简易数字信号传输分析仪.docVIP

简易数字信号传输分析仪 摘 要 本系统由数字信号发生器、伪随机信号发生器、低通滤波器、数字信号分析电路组成。其中信号发生模块以现场可编程门阵列(FPGA)作为数字信号发生器，产生M序列伪随机信号作为数字传输信号，而后该信号被送入由LM318构成的低通滤波电路进行滤波，滤波后的信号通过加法器LM358与信道噪声（由FPGA生成的伪随机信号模拟）叠加，作为信号分析部分的最终输入信号。然后通过“眼图”观测数字信号传输的抗干扰能力。观察显示数字信号具有很强的抗干扰能力。 关键词： 现场可编辑逻辑门阵列, 位同步提取, 眼图 Abstract This system consists of a signal generator module and a signal processing module. A field programmable gate arrays (FPGA) is used to generate M sequences pseudo random signal in the signal generator. The signal is then filtered by a second-order low pass filter in which a LM318 is used as a core. The filtered signal is added with the channel noise (a simulated pseudo random generated by a FPGA) by adder LM358. This signal is treated as the final input signal. The signal analysis is performed by a digital signal analysis circuit and an oscilloscope. In signal analysis, bit synchronization signal can be extracted from input signal so as to ensure the horizontal scan cycle of oscilloscope is identical with the signal cycle. And the signal eye diagram can be displayed in the oscilloscope. From the eye diagram, the intersymbol interference and noise can be analyzed to test the signal transmission performance. Keywords： FPGA, bit synchronization extraction , eye chart 一、任务 要求 基本要求 ① 设计并制作一个数字信号信号发生器： a) 数字信号V1为f1(x)=1+x2+x3+x4+x8的m序列，其时钟信号为V1-clock； b）数据率为10~100kbps，按10kbps步进可调。数据率误差绝对植不大于1%； c) 输出信号为TTL电平。 ② 设计三个低通滤波器，用来模拟传输信道的幅频特性； a) 每个滤波器带外衰减不少于40dB/十倍频程； b) 三个滤波器的截止频率分别为100kHz、200kHz、500kHz，截止频率误差绝对值不大于10%； c) 滤波器的通带增益 在0.2~4.0范围可调。 ③ 设计一个伪随机信号发生器用来模拟信道噪声； a) V3f2(x)=1+x+x4+x5+x12的m序列 b) 数据率为10Mbps，误差绝对值不大于1%； c) 输出信号峰峰值为100mV，误差绝对值不大于10%。 ④ 利用数字信号发生器产生的时钟信号V1-clock进行同步，显示数字信号V2a的信号眼图，并测试眼幅度。 发挥部分 ① 要求数字信号发生器输出的V1采用曼彻斯特编码。 ② 要求数字信号分析电路能从V2a中提取同步信号V4-syn并输出；同时，利用所提取的同步信号V4-syn进行同步，正确显示数字信号V2a的信号眼图。 ③ 要求伪随机信号发生器输出信号V3幅度可调，V3的峰峰值范围为100mV~TTL电平。 ④ 改进数字信号分析电路，在尽量低的信噪比下能从V2a中提取同步信号V4-syn，并正确显示V2a的信号眼图。 ⑤ 其他。