verilog4描述.ppt

由真值表可画出输出Z的卡诺图，得到输出函数： Verilog HDL程序代码是： * * Microelectronics School Xidian University module signal_maker( OUT, clk,reset ); parameter M=3; output OUT; input clk,reset; reg [M-1:0] counter; always @(posedge clk) if (!reset) counter=3b000; else counter=counter+1; assign OUT=counter[2]|((~counter[1])(~counter[0]))|(counter[1]counter[0]); endmodule 例4.3-10:用Verilog HDL设计伪随机码发生器 随机码是一种变化规律与随机码类似的二进制代码，可以作为数字通信中的一个信号源，通过信道发送到接收机，用于检测数字通信系统错码的概率，即误码率。 在传统的数字电路设计中，伪随机序列信号发生器是用移位存型计数器来实现的，反馈网络输入信号从移位寄存器的部分输出端（QN-1~Q0）中取出，它的输出端F反馈到移位寄存器的串行输入端。 * * Microelectronics School Xidian University * * Microelectronics School Xidian University N F 1 0 2 1，0 3 1，0 4 1，0 5 2，0 6 1，0 7 1，0 8 4，3，2，0 通过不同的反馈网络，可以形成不同的移存型计数器。以m序列码为例，反馈函数如左表所示，表中的N是触发器的级数，F是反馈函数的列表。例如N=4，则反馈函数如下： 下面以N=4为例，在15位最长线性序列移存型计数器中，有一个由“0000”构成的死循环，为了打破死循环，可以修改式为 根据N=4的最长线形序列移存型计数器的功能实现的伪随机码发生器Verilog HDL程序代码是： * * Microelectronics School Xidian University module signal15 ( out, clk, load_n, D_load ); output out; input load_n,clk; input [3:0] D_load; reg [3:0] Q; wire F; always @(posedge clk) if (~load_n) Q=D_load; else Q={Q[2:0],F}; assign F=(Q[1]^Q[0])|(~Q[3]~Q[2]~Q[1]~Q[0]); assign out=Q[3]; endmodule 4.4 有限同步状态机 有限状态机是时序电路的通用模型，任何时序电路都可以表示为有限状态机。有限状态机从本质上讲是由寄存器与组合逻辑构成的时序电路，各个状态之间的转移总是在时钟的触发下进行的，状态信息存储在寄存器中。因为状态的个数是有限的所以称为有限状态机。 同其它时序电路一样，有限状态机也是由两部分组成：存储电路和组合逻辑电路。存储电路，用来生成状态机的状态；组合逻辑电路，用来提供输出以及状态机跳转的条件。 * * Microelectronics School Xidian University 根据输出信号的产生方式，有限状态机可以分为米利型（Mealy）和摩尔型（Moore）两类。Mealy型状态机的输出与当前状态和输入有关系，Moore型状态机的输出仅依赖当前状态而与输入无关。 * * Microelectronics School Xidian University 状态机编码方式很多，由此产生的电路也不相同，常见的编码方式有三种：二进制编码、格雷编码和一位独热编码。 （1）二进制编码：状态寄存器是由触发器组成的。N个触发器可以构成2n个状态。二进制编码的优点是使用的触发器个数较少，节省资源；缺点是状态跳转时可能有多个bit位同时变化，引起毛刺，造成逻辑错误。 （2）格雷编码：格雷编码和二进制编码类似。格雷编码状态跳转时只有一个bit位发生变化，减少了产生毛刺和一些暂态的可能。 （3）One hot编码：是对于n个状态采用n个bit位来编码，每个状态编码中只有一个bit位为1，如：0001，0010，0100，1000。One hot编码增加了使用触发器的个数，但是这种编码方便译码，可以有效地节省和化简组合电路。 * * Microelectronics School Xidian University