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Layout布局讨论 周倩华 2008.6.21 OUTLINE Transistor的布局 Net的布局 Resistor的布局 PNP的布局 CMP的布局 OP AMP的布局 Transistor的布局 MOS的放置方向 MOS 的匹配 MOS的放置方向 CMOS电路中，单个MOS的特性，取决于单个晶体管的宽长比(W/L),比值越大，晶体管的速度就快，反之则慢。在生产过程中，晶片会在某个方向上存在差异性，这便导致了晶体管的差异。 MOS的放置方向 A，B两个晶体管，只是位置有所变化，宽长比均为W/L=2/0.5=4 假设在垂直方向有差异-0.05(数据均为假设，是为计算方便) A情况 W=2--1.95 L=0.5--0.5? W/L=3.9 B情况 W=2--2??? L=0.5--0.45 W/L=4.444 A/B=0.8775 于是差异就这样产生了。 MOS的放置方向 GATE我们建议不要采用拐弯设计，这时的W/L很不精确。不能拐弯应该是基于迁移率的考虑，不同晶向迁移率不一样，会影响匹配。 MOS 的匹配 NMOS A B是有一公共节点的两个matched transistors， A B均m=8，我们可以有下面2种设计。 MOS 的匹配 可以看到图1.分别有A和B的对称轴A、B 而图2. A和B是共同的对称轴AB MOS 的匹配 由以上分析，两种方案中后者ABBAABBA的匹配性能更高一点，我们无论是从左看还是从右看， A B环境都是一致的。 OP中MOS 的匹配 在OP中，我们的对管需要很精确的匹配，以上的布局方式就达不到我们的要求，所以我们可以采取“共质心对称法”来达到我们的目的。 OP中MOS 的匹配 A和B均采用单管非镜像设计，以质心O作为对称源来实现匹配，此时匹配最佳。 OP中MOS 的匹配 OP中MOS 的匹配 若由于布局空间限制，我们有可以采用效果略差的DABBAD（D表示DUMMY）布局方式。 DUMMY管的L= min width，W=WA=WB OP中MOS 的匹配 还有种比较省面积，大多在工艺很成熟、很准确的情况下会采用，但我们还是建议用前两种。 Waffle Transistor的布局 正方形放置，45度布线。 降低S、D、G的串联电阻 降低S/D与称底之间的寄生电容 Waffle Transistor的布局 菱形放置，垂直布线，电流通畅。 布线的匹配 器件的对称性，直接影响对电路的好坏。 对于对称，不仅是在考虑器件之间的对称性，还好考虑诸如布线的长度，走势，布局水平还是垂直等等方方面面结合考虑，都有对称的必要性。 布线的匹配 器件A与器件B有两条线相连，其中一条net01因有其他器件阻碍，所以要绕道，从而增加线的长度。从图中，可以看出，net01和net02有很大的区别，net01走线长，还附带出线上的寄生电容和寄生电阻等不良因素，因此信号从net01和从net02上传输时，就产生的差异。如果要求信号同时到达，以这种情况看，电路的功能便有可能不能实现。所以对称性是方方面面的，随时都应留心。 布线的匹配 下图是布线进行对称的示图： 尽量发现类似的布线，并调整到平衡的位置。 电阻的布局 在我们设计时往往会碰到一组电阻，而它们的匹配性要求也比较高。 例如，Band gap电路中，为了保证流经两个PNP的e-c电流有相同的参考电压，将两个参考点接入一个运放的两个输入端，由于运放的虚短路特性，保证了参考点的电位相同。运放输入端的电阻匹配也非常重要，其原则是利用中心对称或者轴对称来达到匹配的目的 。 电阻的布局 对于一组电阻有2K,1K和500，不同的人，就会有不同的画法，如下图： 电阻的布局 所以关键问题，应取决于最小组件的选择。选定最小组件后，再进行中心对称，达到合理的布局。 在画电阻时，我们要考虑到节点的问题，因为节点的存在，无疑加大了电阻的阻值，这是电路中不想见到的。采用电阻并联的特性，将节点电阻进行并联，减少了节点电阻。 电阻的布局 所以就个人 的眼光看，上图中D，即考虑了对称性，又考虑到节点电阻的问题，是最好的选择。 从考虑节点电阻来看，组件的选择不是最小最好，适用才是最好，主要还是按实际情况而定。 一般画电阻时，都会在两边或四周画一些dummy电阻，以保护内部电阻。 电阻的布局 一般画电阻时，都会在两边或四周画一些dummy电阻，以保护内部电阻。 右图是相同材料的电阻，此时的电阻和走线都比较匹配。 电阻头中的contact布局 PPLUS DIFF电阻1个square R1=153Ω 而在PPLUS DIFF