EDA第3章-XILINXISE基本设计流程1.pptx

设计输入的实现--设计内容 随着EDA技术的发展，设计输入多采用混合设计，其中包括： 基于Verilog HDL语言的设计输入；基于IP核的设计输入；基于原理图的设计输入;基于网表的设计输入方法。 Xilinx ISE设计流程创建代码/原理图HDL RTL仿真规划 和预算实现功能仿真综合以创建网表翻译映射布局和布线产生比特流文件得到时序收敛配置FPGA时序仿真ISE设计流程介绍--设计流程介绍基于Verilog HDL语言的ISE设计流程--设计内容 该设计案例完成一个基本组合逻辑电路的设计，设计内容包括：工程的建立新文件的生成和代码的添加设计综合和查看综合结果设计仿真用户约束的添加和设计实现布局布线结果的查看设计下载到FPGA芯片PROM文件的生成和下载到PROM中基于Verilog HDL语言的ISE设计流程 --创建一个新工程1）HDL: 顶层设计使用HDL语言实现2）Schematic:顶层设计使用原理图实现3）EDIF:顶层设计使用电子设计交换格式（网表）实现。4）NGC/NGD:顶层设计使用NGC/NGD网表实现。点击“Next”按钮基于Verilog HDL语言的ISE设计流程--创建一个新工程 在Device Properties界面中，选择合适的： 1)产品范围(product category) 2)芯片的系列(Family) 3)具体的芯片型号(Device) 4)封装类型（Package） 5)速度信息（speed） 6)综合工具（Synthesis Tool) 7)仿真工具（Simulator） 8)设计语言（Preferred Language）。 左图是参数的具体设置Next基于Verilog HDL语言的ISE设计流程--创建一个新工程Finish基于Verilog HDL语言的ISE设计流程--创建一个新设计文件1.选择器件 2.点击鼠标右键，出现浮动菜单，选择“New Source…”基于Verilog HDL语言的ISE设计流程 --创建一个新工程该文件的实体名新建文件的类型，不同的类型有着不同的功能和意义。点击“Next”按钮基于Verilog HDL语言的ISE设计流程--添加设计端口点击“Next”按钮基于Verilog HDL语言的ISE设计流程--添加实体端口点击“Finish”按钮基于Verilog HDL语言的ISE设计流程--生成gate.v文件基于Verliog HDL语言的ISE设计流程--自动生成文件结构框架双击gate.v文件生成了结构体框架只需加入逻辑语句即可自动生成module框架基于Verilog HDL语言的ISE设计流程--添加代码及注释修改声明添加逻辑行为描述语句基于Verilog HDL语言的ISE设计流程这个图标指示顶层文件选中顶层文件，Processes窗口中给出能操作的项目设计中常用的四个操作：综合、实现、生成bit文件、下载双击XST进行综合操作基于Verilog HDL语言的ISE设计流程--设计综合 行为级综合可以自动将系统直接从行为级描述综合为寄存器传输级描述。 行为级综合的输入为系统的行为级描述，输出为寄存器传输级描述的数据通路。 行为级综合工具可以让设计者从更加接近系统概念模型的角度来设计系统。同时，行为级综合工具能让设计者对于最终设计电路的面积、性能、功耗以及可测性进行很方便地优化。 行为级综合所需要完成的任务从广义上来说可以分为分配、调度以及绑定。基于Verilog HDL语言的ISE设计流程--设计综合 Xilinx综合工具在对设计的综合过程中，主要执行以下三个步骤： 语法检查过程，检查设计文件语法是否有错误； 编译过程，翻译和优化HDL代码，将其转换为综合工具可以识别的元件序列； 映射过程，将这些可识别的元件序列转换为可识别的目标技术的基本元件；基于Verilog HDL语言的ISE设计流程--设计综合 在ISE的主界面的处理子窗口的synthesis的工具可以完成下面的任务：查看综合报告(view Synthesis Report)查看RTL原理图(View RTLschematic）查看技术原理图(View Technology Schematic)检查语法(Check Syntax)产生综合后仿真模型(Generate Post-Synthesis Simulation Model)。基于Verilog HDL语言的ISE设计流程--设计综合（查看综合报告）TABLE OF CONTENTS 1) Synthesis Options Summary 2) HDL Compilation 3) Design Hierarchy Analysis 4) HDL Analysis 5) HDL Synthesis 6) Ad