第5章触发器wax11.ppt

概述 触发器定义： 触发器是构成时序逻辑电路的基本逻辑部件; 它有两个稳定的状态：0状态和1状态; 在不同的输入情况下，它可以被置成0状态或1状态; 当输入信号消失后，所置成的状态能够保持不变。 触发器的分类 触发器按电路结构不同，可分为 电平触发 主从触发 边沿触发 按控制方式不同可分为 RS触发器 JK 触发器 D触发器 T触发器 触发器逻辑功能的描述方法 由于每一种触发器电路的输入信号方式不同(有单端输入，也有多端输入)，触发器随输入信号翻转的规则也不同，所以它们的逻辑功能也不一样。按照逻辑功能的不同特点，描述触发器逻辑功能有 特性表 特性方程 状态转换图 VHDL语言 等 【练习例5-1】 在图 (a)所示的由与非门构成的基本RS触发器电路中，已知SD’端和RD’端电压波形如图 (b)所示，忽略与非门传输时间， 画出Q和Q端电压波形图。 练习： 5-1 画出图5-9由或非门组成的基本RS锁存器输出端Q的电压波形，输入端R、S端的电压波形如图所示。 练习： 5.2 电平触发的触发器 基本RS触发器，输入端的触发信号直接控制触发器状态。 在电平触发的触发器电路中，除了置1、置0输入端以外，又增加了一个触发信号输入端。只有触发信号变为有效电平后，触发器才能按照输入的置1、置0信号置成相应的状态。这个控制信号称为时钟信号，记作CLK或者 CP。 ⑵ 特性方程 根据特性表规定的逻辑关系，将触发器的次态写成逻辑函数式，得： 利用约束条件将上式化简，得： ⑶状态转换图 所谓状态转换图，是将触发器可能出现的两个状态以两个圆圈表示，用箭头表示转换方向，在箭头的一侧注明状态转换的条件。状态转换图形象地描述了触发器状态变化的过程。 2 有异步置位、复位端的同步RS触发器 该电路中的SD ’ 、RD’端只要加入低电平，即可使触发器置1或置0，而不受时钟脉冲和输入信号的控制（具体应用时在CP=0时SD ’ 、RD’有效）。触发器在时钟脉冲控制下正常工作时，应将该二输入端置为高电平状态。 练习 5-2 在图5-11电路中，已知CP、S、R的波形如图中所示，试画出Q端的波形。 练习 练习 练习 练习 5.2.2 电平触发D触发器 电平触发D触发器的特性表 根据特性表规定的逻辑关系，将触发器的次态写成逻辑函数式，得 D触发器的状态转换图 5.2.3 电平触发的JK触发器 将同步RS触发器的Q和Q端作为附加控制信号接回到输入端，就构成了电平触发结构的JK触发器(S=JQ’ R=KQ) ⑴当CP=0时，无论输入端J、K为何值触发器的状态保持原输出状态。⑵当CP=1时：①若J=0、K=0，则G3、G4门被封锁，触发器保持原状态不变。 ⑵当CP=1时：②若J=1、K=0，如果此时Q=0，Q’=1，则G3OUT=0，G4OUT=1，触发器被置为1；如果此时Q=1，Q’=0，则G3OUT=1，G4OUT=1，触发器状态不变仍为1。即无论触发器原状态如何此时都将被置1 ⑵当CP=1时： ③若J=0、K=1， 如果此时Q=0，Q‘=1，则G3OUT=1，G4OUT=1， 触发器保持原状态，仍为0； 如果此时Q=1，Q‘=0，则G3OUT=1，G4OUT=0， 触发器被置为0态。 即无论触发器原状态如何此时都将被置0。 ⑵当CP=1时： ④若J=1、K=1， 如果此时Q=0，Q’=1，则G3OUT=0，G4OUT=1， 触发器被置为1； 如果此时Q=1，Q’=0，则G3OUT=1，G4OUT=0， 触发器被置为0。 即无论触发器原状态如何都将被翻转 。 ⑵状态方程 根据特性表规定的逻辑关系，将触发器的次态写成逻辑函数式，得： 化简整理后得： ⑶状态转换图 JK触发器的状态转换图如图所示。 T触发器：将JK触发器的输入J，K两端连在一起作为T输入端，就得到了T触发器。 根据特性表规定的逻辑关系，将触发器的次态写成逻辑函数式，得： T触发器的状态转换图 T’触发器 ：当T触发器T端恒为1时，即是T’触发器。 其特性方程为 总结：电平触发方式的动作特点 （1）只有当CP变为有效电平时，触发器才能接受输入信号，并按照输入信号将触发器的输出置成相应的状态。 （2）在CP有效期间，输入信号一直影响输出状态，所以触发器保存的是CP无效前一时刻的状态。 【例5-2】 同步RS触发器如图所示，其异步置位、复位端均为高电平，R、S输入电压波形如图所示，画出Q、Q’端的电压波形图。 设触发器初始状态为0态。 在第一个CP=1期间， 首先是S=1，R=0，此时触发器状态立即被置为1态，即Q=1，Q‘=0； 随后S=0，R=0，所以触发器状态不变； 最后输入信号变为S=