第五章中央处理器2-2.pptVIP

5.4.5 CPU周期和微指令周期的关系 5.4.6 机器指令与微指令关系 一条机器指令对应一个微程序，该微程序是由若干条微指令序列组成的。 指令和程序与内存储器有关， 微指令与微地址和控制存储器有关。 5.5.1 微命令编码 指令译码器 完成译码指令 指令配对检查 发射一对指令必须满足如下条件： 两条指令是简单指令; 两条指令不发生数据相关； 每条指令不同时含有立即数和偏移量； 只有I1允许带有指令前缀。 （2）指令Cache和数据Cache 奔腾CPU分设指令Cache和数据Cache，各为8K。 指令Cache只读，以单端口256位向指令预取缓冲器提供超常指令字代码。 数据Cache是可读写的，双端口，每个端口32位， 两个Cache与64位数据，32位地址的CPU内部总线相连。 两个Cache都是2路组相联结构，每个32字节。 两个Cache都使用物理地址。 （3）浮点运算部件 Pentium CPU的8段流水浮点运算器 前4段为 指令预取（PF） 指令译码（D1） 地址生成（D2） 取操作数（EX） 在U，V流水线中完成。 5.7 典型的CPU 1982年1月Intel公司推出80286。 它采用6引线的四列直插式封装。 它具有独立的16条数据线和24条地址线。芯片上集成13.5万个晶体管。 Intel80386可以处理32位字长的数据 它采用CISC结构。 最高工作频率为40Mhz 它有32位寄存器和电源管理器 可以接80387协处理器 有3v版本 6个16位段缓冲器 132I/O引脚 32位地址线，24位地址线 Intel公司于1989年推出了第二代32位微处理器80486。 它采用CMOS工艺，芯片上集成了120万晶体管，是386的4倍以上 168个引脚，PGA封装。 它也是采用CISC结构，80位FPU，32位数据线，32位地址线，32位寄存器。 80486 结构图 1993年3月22日，Intel推出Pentium。 它有60Hz和66Hz两种主频； 32位，CISC结构； 64位数据线； 32位地址线； 8级FPU并行处理器； 310万个晶体管。 并行性： 同时性 并发性 计算机的的并行的三种形式： 时间并行 空间并行 时间并行＋空间并行 5.8 流水CPU 5.8.1 并行处理技术 时间并行 多个处理过程在时间上相互错开，轮流重叠地使用同一套硬件设备的各个部分，以加快硬件周转而赢得速度。 空间并行 指资源重复，以“数量取胜”为原则来大幅度提高计算机的处理速度。 时间并行＋空间并行 既采用时间并行性又采用空间并行性。 1．流水计算机的系统组成 多体交叉存储器 cache 指令部件 （指令I+k+1） （指令I+k） （指令I+2） （指令I+1） 执行部件 （指令I） 取指令、指令译码 计算机操作数地址 取操作数 存储器体系 流水方式的CPU FIOF 指令队列 算术逻辑运算 流水线 图5.37 流水计算机系统组成原理示意图 5.8.2 流水CPU的结构 CPU的三大部分组成 指令部件 指令队列 执行部件 执行段的速度匹配采用的方法： 将执行部件分为定点执行部件和浮点执行部件两个可并行执行的部分，分别处理定点运算指令和浮点运算指令； 在浮点执行部件中，又有浮点加法和浮点乘除部件，它们也可以同时执行不同的指令； 浮点运算部件都以流水线方式工作 。 2．流水CPU的时空图 假设指令周期包含四个子过程： 取指令(IF) 指令译码(ID) 运算(EX) 结果写回(WB) 每个子过程称为过程段(Si) 出 IF 图5.38 流水计算机的时空图 (a)一个指令流水线过程段 ID EX WB S1 S2 S3 S4 入 图 5.38(b)表示非流水计算机的时空图。对非流水计算机来说，上一条指令的四个子过程全部执行完毕后才能开始下一条指令。因此，每隔4个机器时钟周期才有一个输出结果。 图5.38 流水计算机的时空图 (b)非流水线时空图 I1 空间S WB EX ID IF I1 I1 I1 I2 I2 I2 I2 I1 I2 时间T 1 2 3 4 5 6 7 8 图 5.38(c)表示流水计算机的时空图。对流水计算机来说，上一条指令与下一条指令的四个子过程在时间上可以重叠执行。因此，当流水线满载时，每一个时钟周期就可以输出一个结果。 图5.38 流水计算机的时空图 (c)标量流水线时空图 I1 空间S WB EX ID IF I1 I1 I1 I5 I5 I5 I5 I1 I2 时间T 1 2 3 4 5 6 7 8 I2 I2 I2 I2 I3 I4 I3 I4 I3 I4 I3 I4 比较： 流水计算机在8个单位时间中执行了5条指令， 非流水计算机在8个单位时钟仅执行了2条指令。 结