213VirtexⅡ系列产品.ppt

2.1.3 Virtex-Ⅱ系列产品 1.主要技术特性 2. 内部结构 Virtex-Ⅱ系列产品的内部结构如图2.1.8所示，主要由CLB、IOB、BlockRAM、DCM和乘法器等组成。其中，内部的 CLB模块含有 4个 Slice，用于实现FPGA的大部分逻辑功能。内嵌的专用乘法器电路可以提高产品进行数字信号处理的速度。内嵌大容量的BlockRAM，用于实现FPGA内部的随机存取，可以适应设计对大容量片内存储的要求。将DLL改为数字时钟管理器（DCM，Distal Clock Manager）从而可以提供更灵活的时钟管理。IOB模块用于提供封装管脚与内部逻辑之间的接口，Virtex-Ⅱ支持更多的I／O接口标准。 Virtex-Ⅱ采用数控阻抗匹配（DCI，Digitally Controlled Impedance）技术，从而可以减小因阻抗匹配问题而造成的系统不稳定性。Virtex-Ⅱ内部含有更加丰富的布线资源，从而保证FPGA逻辑资源的最大利用率。Virtex-Ⅱ支持配置数据的三重加密，从而最大限度保护设计者的知识产权。 3. CLB Virtex-Ⅱ的CLB 单元如图2.1.9所示。 Virtex-II CLB模块由4个相同的Slice和附加逻辑构成，用于实现组合逻辑和时序逻辑。 3. CLB Slice的内部结构如图2.1.10所示，每个Slice由两个4输入函数发生器、进位逻辑、算术逻辑、存储逻辑和函数复用器组成。算术逻辑包括1个异或门（XORG）、1个专用与门（MULTAND），1个异或门可以使1个Slice实现2bit全加操作，专用与门用于提高乘法器的效率。进位逻辑由专用进位信号和函数复用器（MUXC）组成，共同实现快速的算术加减法操作。 4输入函数发生器可以用于实现4输入 LUT、分布式RA M或16bit移位寄存器；存储逻辑可配置为D触发器或锁存器；进位逻辑包括两条快速进位链，用于提高CLB模块的处理速度；算术逻辑包括一个异或门和一个用于加速乘法运算的专用与门。 每个CLB模块既可以配置为分布式RAM，也可以配置为分布式ROM，如表2.1.7和表2.1.8所示， CLB模块可以配置为不同容量的分布式RAM和ROM。 图2.1.10 Virtex-ⅡSlice的内部结构 每1个slice有1个MUXF5和1个MUXFX多路(复用)器，MUXFX多路(复用)器可以实现MUXF6、MUXF7或者MUXF8多路(复用)器。如图2.1.11所示每个CLB有4个MUXF5，2个MUXF6、1个MUXF7和1个MUXF8多路(复用)器。通过使用这些复用器，每个CLB不仅可以实现5输入LUT、6输入LUT、7输入LUT、8输入LUT和9输入LUT，还可以实现128bit 移位寄存器，从而提高了Virtex-Ⅱ系列产品的内部资源利用率。 4. IOB IOB模块提供FPGA内部逻辑与外部封装管脚之间的接口。如图2.1.12所示，Virtex-Ⅱ的IOB模块含有6个存储单元，可以单独配置为边沿D触发器或锁存器，也可以成对实现DDR（Double-Data-Rate）输入和DDR输出。Virtex-ⅡDDR输出结构如图2.1.13所示。 外部输入信号可以通过IOB模块的存储单元输入到FPGA的内部，也可以直接输入FPGA内部。当外部输入信号经过IOB模块的存储单元输入到FPGA内部时，其保持时间（Hold Time）的要求可以降低，通常其保持时间默认为0。 在Virtex-Ⅱ系列产品中，根据当前使用的I／O接口标准不同，需要设置不同的接口电压Vcco和参考电压VREF。注意：无论使用何种I／O接口标准，辅助电压VCCAUX均要求接3.3V电源。 像Spartan-Ⅱ和Spartan-ⅡE一样，在Virtex-Ⅱ系列产品的I／O管脚分布在8个Bank中，同一个Bank的Vcco电压必须保持一致，不同Bank的Vcco电压允许不同。注意： Bank位置根据封装形式不同略有区别。 Vcco电压相同是输出接口标准兼容的基本条件。同一Bank中的I／O接口标准应保持兼容，不同Bank间的I／O接口标准可以不要求兼容。Virtex-Ⅱ可以兼容的输出接口标准与Spartan-Ⅱ和Spartan-ⅡE类似，Virtex-Ⅱ支持高速差分信号接口标准。 5. Block SelectRAM Virtex-Ⅱ的Block SelectRAM资源丰富，其单位容量为18Kbit。单端18 Kbit Block SelectRAM 存储器结构图如图2.1.13所示，双端18 Kbit Block SelectRAM 存储器结构图如图2.1.14所示。数据宽度和深度纵横比可以自由设定，并支持三种并发读写（Read-During-Wri