FPGA实训开题报告.docVIP

实 训 报 告 专 业 计算机科学与技术（计算机网络） 班 级 计科1001班 学 号 2010130176 姓 名 谭海波 实训课程 可编程逻辑器件设计 教师姓名 张建华  实训名称 BCD计数器的设计 实训时间 2012.12.17 实验目的 1.用verilog语言设计一个60进制的计数器，并仿真结果。 2.初步掌握verilog的运用和开发流程步骤。 实验步骤 1、运行Quartus II软件，按步骤新建工程，命名为COUNT60。 2、建立文件Verilog HDL File，在文件中写入程序，保存文件名为COUNT60.v。编译，直到不再有错误为止。 3、建立文件vertor Waveform file，添加输入输出点，为输入点赋值，保存文件名为COUNT60.vwf，仿真，得出波形图。 3、根据所给器件的管脚图，分配管脚，保存，编译。 4、将开发板连接电脑，将生成的.sof文件，打开，并点击start开始仿真，得出结果。 实训内容 1.程序 module COUNT60(qout,cout,data,load,cin,reset,clk); output[7:0] qout; output cout; input[7