第7章习题答案1..docVIP

思考题： 题7.1.1 可编程阵列逻辑（PAL）由 、 和 组成。 答：输入缓冲器、与阵列、或阵列输出 题7.1.2 通用阵列逻辑（GAL）由 、 和 组成。 答：输入缓冲器、与阵列、或阵列输出逻辑宏单元 题7.1.3 可编程阵列逻辑（PAL）可组成 种典型的输出组态。 （A）2 （B）3 （C）4 （D）5 答：C 题7.1.4 通用阵列逻辑（GAL）的输出逻辑宏单元可组成 种典型的输出组态。 （A）2 （B）3 （C）4 （D）5 答：D 题7.1.5 在系统编程器件（isp）和早期的EEPROM在编程方面，前者脱离了 束缚。 （A）软件平台 （B）编程器 （C）电源 （D）刷新电路 答：B 题7.1.6 单片通用阵列逻辑（GAL）的输出逻辑宏单元编程为寄存器组态时，只能应用在 场合。 （A）同步时序电路 （B）异步时序电路 （C）复位电路 （D）移位寄存器 答：A、D 题7.2.1 在系统可编程逻辑器件采用 编程单元。 （A）E2CMOS （B）熔丝 （C）SRAM （D）隧道型浮栅单元 答：A 题7.2.2 EPM7000S系列提供的共享乘积项有 和 。 （A）共享扩展 （B）并联扩展 （C）串联扩展 （D）缓冲扩展 答A、B 题7.2.3 输入输出单元即可以编程为输入或输出，还可以编程为 。 答：双向 题7.2.4 编程I/O控制块输出缓冲器的输出电压摆率，可提供较高的 。 （A）克服毛刺 （B）并联扩展 （C）转换速度 （D）减低功耗 答：C 题7.2.5 ispLSI1000系列的ORP可提供GLB到IOC的 信号。 （A）输入 （B）中间 （C）输出 （D）时钟 答：C 题7.2.6 CPLD具有较高的性能，并具有如下特点 。 （A）单片多系统 （B）异步时序电路 （C）动态刷新 （D）丰富的查找表 答：A、B 题7.3.1 现场可编程门阵列（FPGA）静态时无 ，称之为 。 (A) 功耗 (B) 电流 (C) 零功耗器件 (D) 有源器件 答：A、C 题7.3.2 CPLD的信号通路固定，系统速度可以 。FPGA的内连线是分布在逻辑单元周围，而且编程的种类和编程点很多，使布线相当灵活，但在系统速度方面低于 。 （A）CLB （B）不可计算 （C）CPLD （D）存储器 (E) 预测 答：E、C 题7.3.3 FPGA的逻辑单元规模小，具有丰富的连线，所以系统综合时可进行充分的优化，和CPLD相比，具有较高的 。 (A) 电源 (B) 电流 (C) 性能价格比 (D) 利用率 答：D 题7.3.4 Virtex II系列芯片主要由 组成。 （A）CLB （B）I/OB （C）PI （D）BRAM (E) DCM 答：A、B、C、D、E 习题与自检题 习题7.1 试分析题图7.1所示电路EPM7128S宏单元电路工作原理。 解：EPM7128S宏单元由与逻辑阵列、乘积项选择矩阵和可编程寄存器组成。与逻辑阵列实现组合逻辑，为每个宏单元提供5个乘积项；乘积项选择矩阵将乘积项分配至或门、异或门实现组合逻辑函数。另外，这些乘积项还可作为宏单元中触发器的清除、置位、时钟和时钟使能控制输入。每个宏单元有一个乘积项反相后反馈到与阵列，这个乘积项能够连到同一个LAB中任何其它乘积项上，称它为可共享乘积项。宏单元中的触发器可以编程为D触发器，以实现时序逻辑电路。若适当地编程寄存器旁路数据选择器，可将触发器断开，以实现组合逻辑电路。触发器的清除、置位、时钟和时钟使能控制可来自全局信号或乘积项信号。 习题7.2 试