CH9程序处理与状态机电路设计.pptVIP

下载本文档

1
0
约 33页
2016-12-10 发布于重庆
举报
版权申诉

CH9程序处理与状态机电路设计.ppt

1、本文档共33页，可阅读全部内容。
2、原创力文档（book118）网站文档一经付费（服务费），不意味着购买了该文档的版权，仅供个人/单位学习、研究之用，不得用于商业用途，未经授权，严禁复制、发行、汇编、翻译或者网络传播等，侵权必究。
3、本站所有内容均由合作方或网友上传，本站不对文档的完整性、权威性及其观点立场正确性做任何保证或承诺！文档内容仅供研究参考，付费前请自行鉴别。如您付费，意味着您自己接受本站规则且自行承担风险，本站不退款、不进行额外附加服务；查看《如何避免下载的几个坑》。如果您已付费下载过本站文档，您可以点击这里二次下载。
4、如文档侵犯商业秘密、侵犯著作权、侵犯人身权等，请点击“版权申诉”（推荐），也可以打举报电话：400-050-0827(电话支持时间：9:00-18:30)。
5、该文档为VIP文档，如果想要下载，成为VIP会员后，下载免费。
6、成为VIP后，下载本文档将扣除1次下载权益。下载后，不支持退款、换文档。如有疑问请联系我们。
7、成为VIP后，您将拥有八大权益，权益包括：VIP文档下载权益、阅读免打扰、文档格式转换、高级专利检索、专属身份标志、高级客服、多端互通、版权登记。
8、VIP文档为合作方或网友上传，每下载1次，网站将根据用户上传文档的质量评分、类型等，对文档贡献者给予高额补贴、流量扶持。如果你也想贡献VIP文档。上传文档

CH9程序处理与状态机电路设计

* architecture a of Fulladder is begin ? process(a,b,ci) variable sum : bit_vector(3 downto 0) := 0000; variable carry : bit :=0; begin carry := ci; for i in 0 to 3 loop sum(i) := a(i) xor b(i) xor carry; carry := (a(i) and b(i)) or (a(i) and carry) or (b(i) and carry); end loop; s = sum; co = carry; end process ; end a; Library IEEE; use IEEE.std_logic_1164.all; ? entity Fulladder IS port( a,b:in bit_vector(3 downto 0); ci :in bit; co :out bit; s :out bit_vector(3 downto 0)); end fulladder; * ? architecture a of shift4 is signal temp : std_logic_vector(3 downto 0); begin process(clk) begin IF clkevent and clk=1 then temp(3)=data; For I IN 1 to 3 LOOP temp(3-I)=temp(4-I); END LOOP; END IF; end process ; Q=temp; end a; Library IEEE; use IEEE.std_logic_1164.all; entity shift4 IS port( data,clk :in std_logic; Q :out std_logic_vector(3 downto 0)); end shift4; * 在四位元的資料後面加上同位元以形成五位元的偶同位元系統： 1101 ? 11011 1111 ? 11110 0000 ? 00000 1000 ? 10001 * LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ? ENTITY even_parity is PORT( D : IN Std_Logic_Vector(3 downto 0); Z : OUT Std_Logic_Vector(4 downto 0)); END even_parity; ? ARCHITECTURE a OF even_parity IS BEGIN Process(D) Variable Temp : Std_Logic ; Begin Temp := 0; For I In 0 to 3 Loop Temp := Temp XOR D(I); End Loop; Z = D Temp ; End Process; END a; * ? ARCHITECTURE a OF even_parity_check IS BEGIN Process(D) Variable Temp : Std_Logic ; Begin Temp := 0; For I In 0 to 4 Loop Temp := Temp XOR D(I); End Loop; Z = Temp ; ? End Process; END a; LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ? ENTITY even_parity_check is PORT( D : IN Std_Logic_Vector(4 downto 0); Z : OUT Std_Logic); END even_parity_check; * 程序處理與狀態機電路設計第九章儒林圖書公司 TB061 VHDL數位電路設計實務教本使用Quartus II * Case-when